JPS6329448B2 - - Google Patents
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- JPS6329448B2 JPS6329448B2 JP54149837A JP14983779A JPS6329448B2 JP S6329448 B2 JPS6329448 B2 JP S6329448B2 JP 54149837 A JP54149837 A JP 54149837A JP 14983779 A JP14983779 A JP 14983779A JP S6329448 B2 JPS6329448 B2 JP S6329448B2
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- JP
- Japan
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- gate
- signal
- output
- flop
- terminal
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
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- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は可変分周回路、特に高周波回路に好適
な可変分周回路に関するものである。
な可変分周回路に関するものである。
従来、一般に高周波における可変分周回路を構
成するためにはECLをはじめとした高速論理素
子が用いられている。ところがある回路例におい
ては高速ゆえに分周制御信号からのノイズにより
分周比が変化してしまう場合がある。この分周制
御信号は被分周入力信号とは非同期であるのでノ
イズが発生しやすいといえる。つまり高速ゆえに
ノイズさえも分周比をかえる指令信号と判断して
分周比をかえてしまう、いわゆるノイズによる誤
動作が見られるという欠点があつた。
成するためにはECLをはじめとした高速論理素
子が用いられている。ところがある回路例におい
ては高速ゆえに分周制御信号からのノイズにより
分周比が変化してしまう場合がある。この分周制
御信号は被分周入力信号とは非同期であるのでノ
イズが発生しやすいといえる。つまり高速ゆえに
ノイズさえも分周比をかえる指令信号と判断して
分周比をかえてしまう、いわゆるノイズによる誤
動作が見られるという欠点があつた。
第１図は従来からの回路例、第２図はその動作
波形である。
波形である。
第１図において１は被分周入力信号端子、２は
分周比を制御する制御信号入力端子、３は分周信
号出力端子、４は制御信号入力端子２からの信号
を被分周入力信号端子１からの信号を同期信号と
して書き込み、読み出しするデイレイドフリツプ
フロツプ、５はフリツプフロツプ４の正相出力
を、信号入力端子１からの信号を同期信号として
書き込み、読み出しするデイレイドフリツプフロ
ツプ、６はフリツプフロツプ４の正相出力とフリ
ツプフロツプ５の逆相出力との論理積をとる
ANDゲート、７はANDゲート６の出力と、信号
入力端子１からの信号との論理和をとるORゲー
ト、８は基本となる固定分周器であつてORゲー
ト７の出力が入力される。
分周比を制御する制御信号入力端子、３は分周信
号出力端子、４は制御信号入力端子２からの信号
を被分周入力信号端子１からの信号を同期信号と
して書き込み、読み出しするデイレイドフリツプ
フロツプ、５はフリツプフロツプ４の正相出力
を、信号入力端子１からの信号を同期信号として
書き込み、読み出しするデイレイドフリツプフロ
ツプ、６はフリツプフロツプ４の正相出力とフリ
ツプフロツプ５の逆相出力との論理積をとる
ANDゲート、７はANDゲート６の出力と、信号
入力端子１からの信号との論理和をとるORゲー
ト、８は基本となる固定分周器であつてORゲー
ト７の出力が入力される。
さらに第２図はそれぞれの番号に相当する第１
図の端子またはゲート回路の出力端における信号
波形である。
図の端子またはゲート回路の出力端における信号
波形である。
第１図の回路動作を第２図の波形を参照しなが
ら説明する。基本的動作は次の通りである。まず
制御信号入力端子２が“０”レベルのときは
ANDゲート６は０となり従つてORゲート７は信
号入力端子１の入力信号をそのまま出力し、出力
端子３から信号入力端子１の入力信号の１／Ｎ分
周信号が出力される。次に制御信号入力端子２が
“１”レベルに変化すると、まずフリツプフロツ
プ４の正相出力が信号入力端子１の信号の“１”
レベルに同期して“１”レベルとなり、次の端子
１の信号に同期してフリツプフロツプ５の逆相出
力が“１”レベルから“０”レベルに変化する。
したがつてANDゲート６には端子２が“１”レ
ベルになつたときに、端子１の信号の１周期分
“１”レベルが出力される。これは第２図におけ
る領域(ハ)(ニ)(ホ)(ヘ)で示される。このANDゲート６
の出力がORゲート７で端子１の信号に重畳され
るので、ORゲート７の出力には、端子１の２つ
の波形が１つに合成されてあらわれる。これが固
定分周器８によつて１／Ｎ分周されるから結果と
して出力端子３には端子１の１／Ｎ＋１分周波形
が出力される。つまり端子２における制御信号が
“１”レベルになる毎に１の入力信号パルスが１
つ間引かれるわけである。
ら説明する。基本的動作は次の通りである。まず
制御信号入力端子２が“０”レベルのときは
ANDゲート６は０となり従つてORゲート７は信
号入力端子１の入力信号をそのまま出力し、出力
端子３から信号入力端子１の入力信号の１／Ｎ分
周信号が出力される。次に制御信号入力端子２が
“１”レベルに変化すると、まずフリツプフロツ
プ４の正相出力が信号入力端子１の信号の“１”
レベルに同期して“１”レベルとなり、次の端子
１の信号に同期してフリツプフロツプ５の逆相出
力が“１”レベルから“０”レベルに変化する。
したがつてANDゲート６には端子２が“１”レ
ベルになつたときに、端子１の信号の１周期分
“１”レベルが出力される。これは第２図におけ
る領域(ハ)(ニ)(ホ)(ヘ)で示される。このANDゲート６
の出力がORゲート７で端子１の信号に重畳され
るので、ORゲート７の出力には、端子１の２つ
の波形が１つに合成されてあらわれる。これが固
定分周器８によつて１／Ｎ分周されるから結果と
して出力端子３には端子１の１／Ｎ＋１分周波形
が出力される。つまり端子２における制御信号が
“１”レベルになる毎に１の入力信号パルスが１
つ間引かれるわけである。
ここで第２図において端子１と端子２がほぼ同
時に閾値電位を越えるとフリツプフロツプ４の領
域(イ)(ロ)に図のようなノイズが発生する場合があ
る。このノイズが増幅されてANDゲート６にお
ける(ロ)となりその結果ORゲート７の(ロ)、(ハ)のよ
うに本来は破線のように変化すべきものが実線の
波形となり端子１のパルスが１つ間引かれてしま
う。以後は前述の説明のとおり正常動作として１
のパルスを１つ間引くので第１図の出力端子３に
は１／Ｎ＋２分周波形があらわれる。または第２
図におけるORゲート７の出力(ロ)、(ハ)でいつたん
閾値電圧以下になつてから重畳されて再び“１”
になると、端子１にパルスが１つ付加される結果
となる。すると(イ)−(ホ)間に端子１のパルスは３
ケ、ORゲート７からのパルスもはやり３ケとな
り、出力端子３には制御信号が“１”レベルにな
つたにもかかわらず１／Ｎ分周信号しか出力され
ない。
時に閾値電位を越えるとフリツプフロツプ４の領
域(イ)(ロ)に図のようなノイズが発生する場合があ
る。このノイズが増幅されてANDゲート６にお
ける(ロ)となりその結果ORゲート７の(ロ)、(ハ)のよ
うに本来は破線のように変化すべきものが実線の
波形となり端子１のパルスが１つ間引かれてしま
う。以後は前述の説明のとおり正常動作として１
のパルスを１つ間引くので第１図の出力端子３に
は１／Ｎ＋２分周波形があらわれる。または第２
図におけるORゲート７の出力(ロ)、(ハ)でいつたん
閾値電圧以下になつてから重畳されて再び“１”
になると、端子１にパルスが１つ付加される結果
となる。すると(イ)−(ホ)間に端子１のパルスは３
ケ、ORゲート７からのパルスもはやり３ケとな
り、出力端子３には制御信号が“１”レベルにな
つたにもかかわらず１／Ｎ分周信号しか出力され
ない。
以上説明したように従来の回路では制御信号の
変化するタイミングにより特に高周波の分周にお
いて誤動作をおこす欠点があつた。
変化するタイミングにより特に高周波の分周にお
いて誤動作をおこす欠点があつた。
従つて本発明の目的は、高周波の分周でも常に
安定した動作を得ることにある。
安定した動作を得ることにある。
本発明の他の目的は比較的低周波の制御信号に
対して安定した分周動作を得ることにある。
対して安定した分周動作を得ることにある。
本発明によれば分周比変更回路は基本的にはセ
ツトリセツト型フリツプフロツプ、分周信号のサ
ンプリング回路および入力信号への重畳回路から
構成される。分周比変更のための制御信号は、入
力信号の分周信号またはそれの合成信号により選
択的に試験され、そのときもし制御信号が“１”
レベルであれば前記セツトリセツト型フリツプフ
ロツプをセツトする。このセツトリセツト型フリ
ツプフロツプのセツトされたときの出力信号を基
本信号として、入力信号の適当な分周信号をサン
プリングして入力信号に重畳することにより、分
周比が変更される。このとき該フリツプフロツプ
がセツトされるタイミングと、その結果入力信号
に重畳するタイミングとは、分周信号を基準とし
て分離することができるので、該フリツプフロツ
プのセツト時におけるノイズは完全に無視するこ
とが可能となり、安定な可変分周回路が得られる
ものである。
ツトリセツト型フリツプフロツプ、分周信号のサ
ンプリング回路および入力信号への重畳回路から
構成される。分周比変更のための制御信号は、入
力信号の分周信号またはそれの合成信号により選
択的に試験され、そのときもし制御信号が“１”
レベルであれば前記セツトリセツト型フリツプフ
ロツプをセツトする。このセツトリセツト型フリ
ツプフロツプのセツトされたときの出力信号を基
本信号として、入力信号の適当な分周信号をサン
プリングして入力信号に重畳することにより、分
周比が変更される。このとき該フリツプフロツプ
がセツトされるタイミングと、その結果入力信号
に重畳するタイミングとは、分周信号を基準とし
て分離することができるので、該フリツプフロツ
プのセツト時におけるノイズは完全に無視するこ
とが可能となり、安定な可変分周回路が得られる
ものである。
以下実施例とともに本発明をさらに詳細に説明
する。
する。
第３図は本発明の第１の実施例であり、第４図
は第３図の動作説明波形図である。第３図におい
て、１は被分周信号入力端子、２は可変分周制御
信号入力端子、３は分周信号出力端子、９は制御
信号入力端子２における制御信号を反転する反転
ゲート、１０は端子２とANDゲート１７との論
理積をとるANDゲート、１１は反転ゲート９と
ANDゲート１７との論理積をとるANDゲート、
１２はANDゲート１０の出力をセツト信号、
ANDゲート１１の出力をリセツト信号にするセ
ツトリセツト型フリツプフロツプ、１４はフリツ
プフロツプ１２の正相出力を入力とし、ORゲー
ト１９の出力を同期クロツク信号入力とするデイ
レイドフリツプフロツプ、ANDゲート１４はフ
リツプフロツプ１２の正相出力とフリツプフロツ
プ１３の逆相出力の論理積をとるANDゲート、
６はANDゲート１４の出力とANDゲート１６の
出力との論理積をとるANDゲート、７はANDゲ
ート６の出力と端子１の被分周信号との論理和を
とるORゲート、基本分周段８−１，８−２はそ
れぞれORゲート７および分周段８−１の出力を
同期クロツク信号とするバイナリ型フリツプフロ
ツプによる基本分周段、ANDゲート１６は分周
段８−１と８−２の出力の論理積をとるANDゲ
ート、１５は分周段８−２の出力の逆相をとる反
転ゲート、１７は分周段８−１と反転ゲート１５
の出力の論理積をとるANDゲート、１８はAND
ゲート１６の出力の逆相をとる反転ゲート、１９
は端子１の被分周信号と反転ゲート１８の出力と
の論理和をとるORゲートであり、分周段８−２
の出力が出力端子３に接続される。また第４図の
各信号に付された番号はそれぞれ第３図の回路図
における同一番号の回路の出力信号に対応するこ
とを意味する。
は第３図の動作説明波形図である。第３図におい
て、１は被分周信号入力端子、２は可変分周制御
信号入力端子、３は分周信号出力端子、９は制御
信号入力端子２における制御信号を反転する反転
ゲート、１０は端子２とANDゲート１７との論
理積をとるANDゲート、１１は反転ゲート９と
ANDゲート１７との論理積をとるANDゲート、
１２はANDゲート１０の出力をセツト信号、
ANDゲート１１の出力をリセツト信号にするセ
ツトリセツト型フリツプフロツプ、１４はフリツ
プフロツプ１２の正相出力を入力とし、ORゲー
ト１９の出力を同期クロツク信号入力とするデイ
レイドフリツプフロツプ、ANDゲート１４はフ
リツプフロツプ１２の正相出力とフリツプフロツ
プ１３の逆相出力の論理積をとるANDゲート、
６はANDゲート１４の出力とANDゲート１６の
出力との論理積をとるANDゲート、７はANDゲ
ート６の出力と端子１の被分周信号との論理和を
とるORゲート、基本分周段８−１，８−２はそ
れぞれORゲート７および分周段８−１の出力を
同期クロツク信号とするバイナリ型フリツプフロ
ツプによる基本分周段、ANDゲート１６は分周
段８−１と８−２の出力の論理積をとるANDゲ
ート、１５は分周段８−２の出力の逆相をとる反
転ゲート、１７は分周段８−１と反転ゲート１５
の出力の論理積をとるANDゲート、１８はAND
ゲート１６の出力の逆相をとる反転ゲート、１９
は端子１の被分周信号と反転ゲート１８の出力と
の論理和をとるORゲートであり、分周段８−２
の出力が出力端子３に接続される。また第４図の
各信号に付された番号はそれぞれ第３図の回路図
における同一番号の回路の出力信号に対応するこ
とを意味する。
動作は次のようになる。ANDゲート１７がフ
リツプフロツプ１２の状態を決定するストローブ
信号になるのであるが、このタイミングは分周段
８−１，８−２で決定される。この信号が“０”
レベルに変化すると同時に端子２が変化すると、
フリツプフロツプ１２の出力には、かなりの遅れ
時間を伴なつてノイズが発生する。このノイズは
フリツプフロツプ１３が“１”レベルのときはそ
のままANDゲート１４を通つてANDゲート６へ
伝達される。一方ANDゲート６は入力信号に重
畳されるべき信号を出力するが、ここでは、分周
段８−１，８−２のタイミングである。即ち分周
段８−１が分周段８−２によりサンプリングされ
ていると考えればよい。このタイミングはAND
ゲート１７のタイミングに対して被分周入力信号
を基準として１周期分遅れている。従つて前記ノ
イズがANDゲート６に達したとき、ANDゲート
１６はまだ出力されておらず、ORゲート７へ出
力されない。結局ここでノイズが吸収されたこと
になる。ANDゲート１６が出力されたときはす
でにノイズが消えているのでANDゲート６から
はやはり何ら出力されない。つまりこの段階では
まだ分周比は変化しない。次に再びANDゲート
１７が出力されると、ここで端子２が安定して
“１”レベルになつているので、フリツプフロツ
プ１２は安定にセツトされ、ANDゲート１４が
“１”レベルとなる。次にANDゲート６が“１”
レベルとなると、ANDゲート６も“１”レベル
となり、ORゲート７により被分周信号に重畳さ
れて、このままではORゲート７は常に“１”レ
ベルを保持する。しかしこのときORゲート１９
から“０”レベルが出力されて従つてフリツプフ
ロツプ１３へフリツプフロツプ１２の“１”出力
が書きこまれ、ORゲート１９が、端子１が
“１”レベルになることにより“１”レベルにな
るとフリツプフロツプ１３の出力に“０”レベル
が現われる。従つてANDゲート１４は“０”レ
ベルになり、ANDゲート６が“０”レベルとな
つてそこからの重畳信号６が切れる。つまり分周
段８−１が部分的にサンプリングされて端子１に
重畳されたことにより端子１が１パルス間引か
れ、分周比が１／４から１／５へ変化したことに
なる。以後は端子２がいつたん“０”レベルにな
つてフリツプフロツプ１２および１３がリセツト
されないかぎり１／４分周する。結局端子２が
“１”レベルになる毎に１回だけ１／４から１／
５へ、安定かつ確実に分周比が変化する。ここで
はフリツプフロツプ１２のセツトおよびリセツト
のストローブ信号を同一タイミングとしたが、異
なるタイミングとしてそかまわないのはもちろん
である。この場合は、端子１に重畳されるタイミ
ングを含めて、すべて異なるタイミングとなろ
う。
リツプフロツプ１２の状態を決定するストローブ
信号になるのであるが、このタイミングは分周段
８−１，８−２で決定される。この信号が“０”
レベルに変化すると同時に端子２が変化すると、
フリツプフロツプ１２の出力には、かなりの遅れ
時間を伴なつてノイズが発生する。このノイズは
フリツプフロツプ１３が“１”レベルのときはそ
のままANDゲート１４を通つてANDゲート６へ
伝達される。一方ANDゲート６は入力信号に重
畳されるべき信号を出力するが、ここでは、分周
段８−１，８−２のタイミングである。即ち分周
段８−１が分周段８−２によりサンプリングされ
ていると考えればよい。このタイミングはAND
ゲート１７のタイミングに対して被分周入力信号
を基準として１周期分遅れている。従つて前記ノ
イズがANDゲート６に達したとき、ANDゲート
１６はまだ出力されておらず、ORゲート７へ出
力されない。結局ここでノイズが吸収されたこと
になる。ANDゲート１６が出力されたときはす
でにノイズが消えているのでANDゲート６から
はやはり何ら出力されない。つまりこの段階では
まだ分周比は変化しない。次に再びANDゲート
１７が出力されると、ここで端子２が安定して
“１”レベルになつているので、フリツプフロツ
プ１２は安定にセツトされ、ANDゲート１４が
“１”レベルとなる。次にANDゲート６が“１”
レベルとなると、ANDゲート６も“１”レベル
となり、ORゲート７により被分周信号に重畳さ
れて、このままではORゲート７は常に“１”レ
ベルを保持する。しかしこのときORゲート１９
から“０”レベルが出力されて従つてフリツプフ
ロツプ１３へフリツプフロツプ１２の“１”出力
が書きこまれ、ORゲート１９が、端子１が
“１”レベルになることにより“１”レベルにな
るとフリツプフロツプ１３の出力に“０”レベル
が現われる。従つてANDゲート１４は“０”レ
ベルになり、ANDゲート６が“０”レベルとな
つてそこからの重畳信号６が切れる。つまり分周
段８−１が部分的にサンプリングされて端子１に
重畳されたことにより端子１が１パルス間引か
れ、分周比が１／４から１／５へ変化したことに
なる。以後は端子２がいつたん“０”レベルにな
つてフリツプフロツプ１２および１３がリセツト
されないかぎり１／４分周する。結局端子２が
“１”レベルになる毎に１回だけ１／４から１／
５へ、安定かつ確実に分周比が変化する。ここで
はフリツプフロツプ１２のセツトおよびリセツト
のストローブ信号を同一タイミングとしたが、異
なるタイミングとしてそかまわないのはもちろん
である。この場合は、端子１に重畳されるタイミ
ングを含めて、すべて異なるタイミングとなろ
う。
第５図は本発明の第２の実施例であり、第６図
は第５図の動作説明波形図である。
は第５図の動作説明波形図である。
第５図において、１は被分周信号入力端子、２
は可変分周制御信号入力端子、３は分周信号出力
端子、１０は端子２とANDゲート１７との論理
積をとるANDゲート、１２はANDゲート１０の
出力をセツト信号、フリツプフロツプ２１の正相
出力をリセツト信号とするセツトリセツト型フリ
ツプフロツプ、６はフリツプフロツプ１２の正相
出力とANDゲート１６との論理積をとるANDゲ
ート、２１はANDゲート６の出力を入力とし、
端子１を同期クロツク信号入力とするデイレイド
フリツプフロツプ、７はフリツプフロツプ２１の
正相出力と端子１の被分周信号との論理和をとる
ORゲート、分周段８−１，８−２はそれぞれ
ORゲート７、分周段８−１の出力を同期クロツ
ク信号入力とするバイナリ型フリツプフロツプに
よる基本分周段、１６は分周段８−１と８−２の
出力の論理積をとるANDゲート、１５は分周段
８−２の出力の逆相をとる反転ゲート、１７は分
周段８−１と反転ゲート１５の出力との論理積を
とるANDゲートであり、分周段８−２の出力が
出力端子３に接続される。また第６図の各信号に
付された番号はそれぞれ第５図の回路図における
同一番号の回路の出力信号に対応することを意味
する。
は可変分周制御信号入力端子、３は分周信号出力
端子、１０は端子２とANDゲート１７との論理
積をとるANDゲート、１２はANDゲート１０の
出力をセツト信号、フリツプフロツプ２１の正相
出力をリセツト信号とするセツトリセツト型フリ
ツプフロツプ、６はフリツプフロツプ１２の正相
出力とANDゲート１６との論理積をとるANDゲ
ート、２１はANDゲート６の出力を入力とし、
端子１を同期クロツク信号入力とするデイレイド
フリツプフロツプ、７はフリツプフロツプ２１の
正相出力と端子１の被分周信号との論理和をとる
ORゲート、分周段８−１，８−２はそれぞれ
ORゲート７、分周段８−１の出力を同期クロツ
ク信号入力とするバイナリ型フリツプフロツプに
よる基本分周段、１６は分周段８−１と８−２の
出力の論理積をとるANDゲート、１５は分周段
８−２の出力の逆相をとる反転ゲート、１７は分
周段８−１と反転ゲート１５の出力との論理積を
とるANDゲートであり、分周段８−２の出力が
出力端子３に接続される。また第６図の各信号に
付された番号はそれぞれ第５図の回路図における
同一番号の回路の出力信号に対応することを意味
する。
この場合における動作は、ANDゲート６まで
の出力は、上記第３図の場合と全く同じである。
ANDゲート１７がANDゲート１０のセツトタイ
ミングを決定、ANDゲート１６が端子１に重畳
する信号を決定、ANDゲート６がANDゲート１
６のサンプリング手段であつて、結局分周信号が
ANDゲート１６およびフリツプフロツプ１２で
サンプリングされる。次にANDゲート６の出力
がフリツプフロツプ２１により端子１の信号を基
準として１周期分遅らされ、そしてORゲート７
により端子１に重畳される。同時にフリツプフロ
ツプ１２をリセツトする。このようにして、本実
施例では端子２が“１”レベルにある間連続して
１／５の分周比となる。
の出力は、上記第３図の場合と全く同じである。
ANDゲート１７がANDゲート１０のセツトタイ
ミングを決定、ANDゲート１６が端子１に重畳
する信号を決定、ANDゲート６がANDゲート１
６のサンプリング手段であつて、結局分周信号が
ANDゲート１６およびフリツプフロツプ１２で
サンプリングされる。次にANDゲート６の出力
がフリツプフロツプ２１により端子１の信号を基
準として１周期分遅らされ、そしてORゲート７
により端子１に重畳される。同時にフリツプフロ
ツプ１２をリセツトする。このようにして、本実
施例では端子２が“１”レベルにある間連続して
１／５の分周比となる。
以上説明したように、分周比制御信号用のスト
ローブ信号と、可変分周の為の重畳信号とは被分
周信号の分周信号を基準として合成されるので両
信号の位相差を明確につけることができる。従つ
て制御信号を単に重畳信号のサンプリング信号と
することにより、制御信号の変化時におけるノイ
ズに影響されない安定した可変分周回路が達成さ
れる。
ローブ信号と、可変分周の為の重畳信号とは被分
周信号の分周信号を基準として合成されるので両
信号の位相差を明確につけることができる。従つ
て制御信号を単に重畳信号のサンプリング信号と
することにより、制御信号の変化時におけるノイ
ズに影響されない安定した可変分周回路が達成さ
れる。
なお被分周信号への重畳回路として論理積を用
いたが、これは論理和でも可能なことはもちろん
である。また、基本分周段は本説明では２ビツト
であるが、さらに多数ビツトでもよく、この場合
は制御信号をふやすことによりさらに細かい分周
比の制御を、より安定に実現することも可能であ
る等、特に高周波回路にきわめて効果的に実施さ
れ、本発明によるメリツトは大なるものがある。
いたが、これは論理和でも可能なことはもちろん
である。また、基本分周段は本説明では２ビツト
であるが、さらに多数ビツトでもよく、この場合
は制御信号をふやすことによりさらに細かい分周
比の制御を、より安定に実現することも可能であ
る等、特に高周波回路にきわめて効果的に実施さ
れ、本発明によるメリツトは大なるものがある。
第１図は従来の回路例を示す図である。第２図
は第１図の回路動作を説明する波形図である。第
３図は本発明の第１の実施例を示す図である。第
４図は第３図の動作説明波形図である。第５図は
本発明の第２の実施例を示す図である。第６図は
第５図の動作説明波形図である。 ６は重畳信号発生ゲート、７は重畳ゲート、８
−１，８−２は基本分周段である。
は第１図の回路動作を説明する波形図である。第
３図は本発明の第１の実施例を示す図である。第
４図は第３図の動作説明波形図である。第５図は
本発明の第２の実施例を示す図である。第６図は
第５図の動作説明波形図である。 ６は重畳信号発生ゲート、７は重畳ゲート、８
−１，８−２は基本分周段である。
Claims (1)
- １ 入力信号を分周する分周回路と制御信号に応
答して前記分周回路の入力端子のレベルを前記入
力信号の一周期の間固定する制御回路とを有する
可変分周回路において、第１の論理レベルをとる
期間が互いに重なり合うことない第１および第２
の信号を前記分周回路から得る第１のゲート手段
が設けられ、前記制御回路は、セツトリセツト型
フリツプフロツプと、前記第１の信号が前記第１
の論理レベルをとる間に前記制御信号が供給され
たとき前記セツトリセツト型フリツプフロツプを
セツト状態とする第２のゲート手段と、前記セツ
トリセツト型フリツプフロツプの出力レベルを前
記第２の信号が前記第１の論理レベルをとる間に
サンプリングして出力する第３のゲート手段と、
この第３のゲート手段の出力を前記入力信号に重
畳しその重畳出力を前記分周回路に供給する第４
のゲート手段とを有することを特徴とする可変分
周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14983779A JPS5672539A (en) | 1979-11-19 | 1979-11-19 | Variable frequency dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14983779A JPS5672539A (en) | 1979-11-19 | 1979-11-19 | Variable frequency dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5672539A JPS5672539A (en) | 1981-06-16 |
| JPS6329448B2 true JPS6329448B2 (ja) | 1988-06-14 |
Family
ID=15483738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14983779A Granted JPS5672539A (en) | 1979-11-19 | 1979-11-19 | Variable frequency dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5672539A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120165A (en) * | 1975-04-14 | 1976-10-21 | Sony Corp | Counter |
-
1979
- 1979-11-19 JP JP14983779A patent/JPS5672539A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5672539A (en) | 1981-06-16 |
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