JPS63298652A

JPS63298652A - 情報処理装置

Info

Publication number: JPS63298652A
Application number: JP62136879A
Authority: JP
Inventors: Yoichi Yano; 矢野　陽一
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-29
Filing date: 1987-05-29
Publication date: 1988-12-06
Anticipated expiration: 2010-01-30
Also published as: JPH077365B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、情報処理装置における中央処理装置に間する
ものであり、特に、仮想記憶環境下で、マルチプロセサ
構成をサポートする不可分更新命令の方式に関するもの
である。

［従来の技術］計算機システムの発展にともない、計算機には高速な処
理のみならず、高度な処理も要求されるようになってき
ている。半導体技術を応用したマイクロプロセッサ（Ｍ
ＰＵと略す）の分野でも高度な処理が要求されており、
特にその中でも３２ピツ）ＭＰＵと呼ばれる分野におい
て、その傾向は顕著である。

高度な処理の１つに、複数のＭＰＵからなるマルチプロ
セッサ・システムがある。このシステムでは、複数のプ
ロセッサが同時に動作し処理を行うので、処理性能の向
上が図れる（負荷分散）こと、また異種のＭＰＵを接続
することここより問題に適したＭＰＵに処理を委託する
ことができる（機能分散）こと、などの利点がある。こ
の種のマルチプロセッサ環境では、ＭＰＵが資源にアク
セスするときに競合が起こることがある。たとえば、シ
ステムに１つのＣＲＴ装置しかないとき、複数のプロセ
ッサが同時にＣＲＴへの出力要求を出すならば、画面に
は複数プロセッサの出力を重畳したイメージが表示され
てしまう。このとき、複数の要求を逐次化する機構が必
要である。通常は、マルチプロセサ環境での逐次化を実
現するために、テストとセット（ＴＡＳＩ）命令などの
インターロック付きの命令が提供されている。これらの
命令では、あるメモリ領域の内容のリード・モディファ
イ・ライト（ＲＭＷと略す）のアクセスを単一の不可分
アクセスとして実現しており、複数のプロセッサが同時
に同じ領域にこのアクセスを行おうとしても、正しい結
果（逐次化された結果）が得られるようにしている。た
とえば、ＴＡＳＩ　　　１ｏｃｋ　　ｂｙｔｅという命令では、１ｏｃｋ　　ｂｙｔｅという名称のメ
モリ中の情報に対するＲＭＷアクセスを、他のプロセッ
サの介入を許すことなく不可分に行う。

命令は１ｏｃｋ　　ｂｙｔｅの読み込み、Ｏとの比較、
そして定数（例えば０ｘｆｆ）の書き込み、の３ステツ
プをインターロック付きて実現する。

マルチプロセッサ環境での逐次化処理では、そのような
不可分の機構が提供されている必要性は言うまででもな
いが、その処理時間が短いことも重要である。とくに、
プロセッサ数が大きくなるにしたがって逐次化処理の頻
度が大きくなるため、高速の逐次化処理が必要となる。

一方、最近のＭＰＵでは、仮想記憶管理機構（例えばペ
ージング方式）を組み込んだものが現れてきている。仮
想記憶管理機構を採用することにより、実メモリの大き
さにとられれることなくプログラムの作成ができる（仮
想記憶）こと、あまり使用しないデータを含む領域を二
次記憶装置に保持することで実メモリの有効活用が図れ
ること、更に仮想記憶管理機構に特有のアクセス保護機
構により安全なシステム走行が実現できる（実行待安全
保証）ことなどの利点がある。１反想記憶管理機構では
、メモリ中の情報であるアドレス変換テーブルを頻繁に
書き換える。これは、あるページを二次記憶装置に追い
出したときにそのページがもはや実メモリ上にはないこ
とを記すとき、ページのアクセス情報（参照されたか、
書き換えられたか）を変更するとき、あるいはどのペー
ジを追い出すかの参照の頻度を記録するときなどの場合
である。このとき、オペレーティング・システム（Ｏ５
）がアドレス変換テーブルの内容を捜し出し書き換える
ときには仮想空間上でのアドレスでアクセスできれば便
利である。それは、ある仮想アドレスを含むページのア
ドレス変換情報（ページ・テーブル・エントリ；　ＰＴ
Ｅと略す）にアクセスするのに、アーキテクチャが定義
するアドレス変換のパスに従ってＰＴＥを捜し出すこと
をハードウェアが自動的に行うので、ソフトウェアがプ
ログラムにより捜し出すのに対して高速だからである。

［発明が解決しようとする問題点コ上述のような、マルチプロセッサ環境では、これらアド
レス変換テーブルそのものが主記憶上にあるシステム資
源であるために、頻繁に逐次化処理が行われる。特に、
アドレス変換テーブルの内容を書き換えるときには必ず
不可分のＲＭＷアクセスが必要となる。一般のＭＰＵで
は、仮想記憶管理機構に関連した不可分ＲＭＷ命令は提
供されておらず、仮想記憶管理を行う度毎にアドレス変
換テーブルのエントリを捜し出し、不可分アクセスを行
わなければならず、マルチプロセッサ環境では頻繁に起
こる不可分動作の速度を低下させるという問題点があっ
た。

したがって、本発明の目的は中央処理装置の動作速度の
向上を図ることである。

［問題点を解決するための手段および作用コ本発明は　
仮想記憶システムを実現させるアドレス変換機構と、共
通のメモリに対する複数の中央処理装置のアクセスを制
御する不可分更新命令を実行可能な命令実現部と、仮想
アドレスから実アドレスへの変換を可能にするアドレス
変換部とを備えた中央処理装置において、上記共通のメ
モリに対する不可分排他的アクセスを可能にする制御信
号線を有し、上記アドレス変換部は仮想アドレスから実
アドレス変換するためのアドレス変換テーブルを有し、
該変換テーブルは仮想アドレスが指定する実アドレスを
持つ変換テーブル内ニジトリを有し、上記命令実現部は
変換テーブル内エントリ更新命令を実行可能であり、該
変換テーブル内エントリ更新命令の実行時には上記制那
信号線を活性化して上記共通メモリに対する不可分排他
的アクセスを可能にし、上記変換テーブル内エントリ更
新命令のオペランドが指定する仮想アドレスを実アドレ
スに変換する際に参照するアドレス変換テーブルエント
リを更新すべきテーブルエントリとして実行することを
特徴としている。

［実施例コ策上実皇団本発明について、図面を用いつつ説明する。第１図は本
発明の第１実施例におけるシステム構成のブロック図で
ある。第１図において、１００は１つのＭＰＵを示す。

１０１はシステム・バスとの通信を制御するバス・イン
ターフェース部である。１０２は仮想アドレス・モード
で実行中に仮想アドレスから実アドレスへとアドレス変
換するアドレス変換部である。１０３は実行すべき命令
をデコードする命令デコーダである。１０４は実行すべ
き命令機能を実現する命令実行部である。

１０５はシステムに共通のシステム・バスである。

１０６はＭＰＵ１００とシステム・バス１０５０間にあ
るデータ・バスである。１０７はＭＰＵ、１００からシ
ステム・バス１０５へのアドレス・バスである。１０８
はシステム・バス１０５への排他的アクセス、すなわち
メモリへの不可分アクセスを制御するための制御信号線
である。１０９はマルチプロセッサ構成をとったときの
、他のＭＰＵである。このＭＰＵの構造はＭＰＵ１００
と全く同じである。複数存在するが、代表を１０９とし
ている。１１０はそのＭＰＵ１０９とシステム・バスと
のあいだの排他制御のための信号線であり、排他制御信
号１０８と同じ働きをＭＰＵｌ０９のためにする。１１
１はシステムに共通のデータを保持する主メモリ装置で
ある。

この図において、ＭＰＵ１００は主メモリ１１１内の命
令に、システム・バス１０５、データ・バス１０６、ア
ドレス・バス１０７、バス・インターフェース部１０１
等を経由しフェッチする。

フェッチした命令を命令デコーダ部１０３は解読し、実
際の命令機能の処理を実行部１０４にゆだねる。もし、
その命令がシステム資源への排他的な不可分アクセス″
を必要とするときには、主メモリ１１１内にある共通資
源制御のためのデータへのアクセスを、他のＭＰＵ１０
９が中断したり横取りしないように、排他副側信号線１
０８を用い排他制御を実現する。この時、ＭＰＵ１００
が仮想アドレス・モードで実行しているならば主メモリ
１１１へのアクセスを実アドレスで行うように、アドレ
ス変換部１０２を用いて仮想アドレスから実アドレスへ
の変換を行う。アドレス変換を高速に行うために、通常
この部分は高速変換緩衛機構（ＴＬＢと略す）で実現す
る。

第２図は、本実施例における、仮想アドレスから実アド
レスへの変換の様子を示したものである。

第２図において、２００は仮想アドレスである。

２０１は仮想アドレス２００のうち、セグメント・テー
ブル内のエントリ（セグメント・テーブル・エントリ；
　ＳＴＥと略す）２０６を指定する情報である。２０２
は仮想アドレス２００のうち、ページ・テーブル内のエ
ントリ（ページ・テープル・エントリ；　ＰＴＥと略す
）２０８を指定する情報である。２０３はアクセスする
データ２１１０ページ内オフセツトを指定する情報であ
る。２０４はアドレス変換テーブルのルートを指すレジ
スタである。テーブル・ルート・レジスタ（ＴＲＲと略
す）と呼ぶ。この場合、セグメント・テーブル２０５０
ベース・アドレスを保持する。２０５はセグメント・テ
ーブルである。アドレス変換テーブルの第１段となる。

ＴＲＲレジスタ２０４がそのベース・アドレスを保持す
る。２０６は２０１が指定するＳＴＥである。２０７は
ページ・テーブルである。アドレス変換テーブルの第２
段となる。５ＴＥ２０６がそのベース・アドレスを指定
する。２０８は２０２が指定するＰＴＥである。２０９
は主メモリである。２１０は主メモリの中のページ枠て
あり、ＰＴＥ２０８がそのベース・アドレスを指定する
。２１１はアクセスすべきデータである。ページ内の位
置を２０３が指定する。

第２図に示すように、仮想アドレスから実アドレスへの
アドレス変換は２段のテーブルを参照して行う。第１段
目をセグメント・テーブルと呼び、第２段目をページ・
テーブルと呼ぶ。それぞれのテーブルは、テーブル・エ
ントリからなる。セグメント・テーブルのエントリをセ
グメント・テーブル・エントリ（ＳＴＥ）と呼び、ペー
ジ・テーブルのエントリをページ・テーブル・エントリ
（ＰＴＥ）と呼ぶ。

従来の方式では、マルチプロセッサ構成をとる場合のア
ドレス変換テーブルへの排他的アクセスを２段階の課程
で処理していた。例としてＰＴＥへの排他的ＲＭＷアク
セスをする場合を考える。

最初の段階ではＰＴＥを探し出すために第２図に従って
アドレス変換の手順と同一の手段をソフトウェアでたど
りＰＴＥを特定する。次の段階では、ＰＴＥ自身の内容
を更新するために不可分操作命令を使用して内容のロッ
ク付き書換えを行う。

しかしこの方法では、ソフトウェア的に変換手順をたど
るために性能が低くなるだけでなく、第１段のアドレス
変換テーブル（セグメント・テーブル・エントリ）の内
容の書換えがもし同時に他のプロセッサにより行われた
場合、ソフトウェア的に変換手順をたどる際に正しいＰ
ＴＥをアクセスできなくなる可能性がある。従ってＰＴ
Ｅへの排他的アクセスは、ＳＴＥをまずロックしページ
・テーブル全体へのアクセスの権利を確保したのちに行
わなくてはならない。

本実施例では、次のステップに従ってＰＴＥへの排他的
アクセスを実現する。まず、命令機能としてはＴＡＳＰＩＶ　　　　ｖａ、ｍａｓｋという命令を用意する。ＴＡＳＰＩＶは、Ｔｅ５ｔ　　
ａｎｄ　　ｓｅｔ　　ＰＴＥ　　１ｎｔｅｒｌ。

ｃｋｅｄ　　ｗｉｔｈ　　Ｖｉｒｔｕａｌ　　ａｄｄｒ
ｅＳＳ　　ａｃｃｅｓｓ　　の略てあり、この命令はＰ
ＴＥへの排他的アクセスと書換えの機能を持つ。

オペランドは２つあり、第１オペランドはＰＴＥを同定
するための仮想アドレスを指定するオペランドで、Ｖａ
が指定する仮想アドレスを変換するときに参照するＰＴ
Ｅが実際にロックされる対象となる。第２オペランドは
、マスク・バタンを指定するオペランドで、ＰＴＥのう
ち書き換えるべきビットを指定する。例えばもしＰＴＥ
が３２ビツト長であればマスクも３２ビツト長である。

この命令が実行される課程は次のとおりである。

第３図に命令実行フローを示す。

（１）排他的にアクセスするために、排他制御線１０８
により主メモリ１１１への排他的アクセス権を得る。

（２）第１オペランドＶａが指定するオペランド・デー
タを仮想アドレス２００とみなし、第２図で示すアドレ
ス変換プロセスをたどり、ＴＲＲ２０４、セグメント・
テーブル２０６、ページ・テーブルをアクセスし、ＰＴ
Ｅ２０８を特定する。

（３）特定したＰＴＥ２０８の内容を読みだし、マスク
をとり、書き換える。命令機能は、ＴＭＰ　　−ＰＴＥ
　　；ＰＴＥをフェッチする比較　　＝　　（ＯＸＦＦ
ＦＦＦＦＦＦ　　ａｎｄ（ｎｏｔ　　ｍａｓｋ））− （ＴＭＰ　　ａｎｄ　（ｎｏ　ｔｍａｓｋ））；マスク付きでオール１のバタンと比較するＰＴＥ　　４−　　ＴＭＰ　　ａｎｄ　　（ｎｏｔ　　
ｍａｓｋ））：ＰＴＥを更新するというものである。ここでＰＴＥはページ・テーブル・
エントリ２０８自身、ｍａｓｋは第２オペランドが指定
するマスク・バタンのデータである。

（４）結果をＰＴＥ２０８の場所に書き込んだあとに排
他的アクセスが終了するので、排他制御線１０８により
主メモリ１１１への排他的アクセスを終らせる。

策λ大崖１次に、本発明の第２実施例について図面を用いつつ説明
する。

第１の実施例では、２段の変換テーブルをアクセスしＰ
ＴＥを不可分動作で更新する際に、ＰＴＥの処理がすべ
て終了するまでセグメント・テーブルへのアクセスがロ
ックされ禁止されているため、複数のＭＰＵが同一のペ
ージ・テーブル内の複数のＰＴＥを同時に更新しようと
しても、一度に１つのＰＴＥしか更新できないという問
題がある。すなわち、２段の変換テーブル全体へのアク
セスを不可分としている。その間に他のＭＰＵが横取り
（プリエンブション）をしようとしてもてきない。

第２実施例として次に説明するものは、２段のアクセス
の最中に横取りを許す方法である。

第４図は本発明の第２実施例におけるシステム構成のブ
ロック図である。第４図において、４００は１つのＭＰ
Ｕを示す。４０１はシステム・バスとの通信を制御する
バス・インターフェース部である。４０２は仮想アドレ
ス・モードで実行中に、仮想アドレスから実アドレスへ
と変換するアドレス変換部である。４０３は実行すべき
命令をデコードする命令デコーダである。４０４は実行
すべき命令機能を行う命令実行部である。４０５はシス
テムに共通のシステム・バスである。４０６はＭＰＵ４
００とシステム令バス４０５のあいだにあるデータ・バ
スである。４０７はＭＰＵ４００からシステム・バス４
０５へのアドレス・バスである。４０８はシステム・バ
ス４０５への排他的アクセスすなわちメモリへの不可分
アクセスを制御するための制御信号線である。４０９は
マルチプロセッサ構成をとったときの、他のＭＰＵであ
る。このＭＰＵの構造はＭＰＵ４００と全く同じである
。複数存在するが、代表を４０９としている。４１０は
そのＭＰＵ４０９とシステム・バスとのあいだの排他制
御のための信号線であり、排他制御信号４０８と同じ働
きをＭＰＵ４０９のためにする。４１１はシステムに共
通のデータを保持する主メモリ装置である。

第５図は、本実施例における、仮想アドレスから実アド
レスへの変換の様子を示したものである。

第５図において、５００は仮想アドレスである。

５０１は仮想アドレス５００のうち、セグメント・テー
ブル内のエントリ（セグメント・テーブル・エントリ；
　ＳＴＥと略す）５０６を指定する情報である。６０２
は仮想アドレス５００のうち、ページ・テーブル内のエ
ントリ（ページ・テーブル・エントリ；　ＰＴＥと略す
）５ｏ８を指定する情報である。５０３はアクセスする
データ５１１０ページ内オフセツトを指定する情報であ
る。δ０４はアドレス変換テーブルのルートを指すレジ
スタである。テーブル・ルート・レジスタ（ＴＲＲと略
す）と呼ぶ。この場合、セグメント・テーブル５０５０
ベース・アドレスを保持する。５゜５はセグメント・テ
ーブルである。アドレス変換テーブルの第１段となる。

ＴＲＲレジスタ５０４がそのベース・アドレスを保持す
る。５０６は５０１が指定するＳＴＥである。５０７は
ページ・テーブルである。アドレス変換テーブルの第２
段となる。５ＴＥ５０６がそのベース・アドレスを指定
する。５０８は５０２が指定するＰＴＥである。５０９
は主メモリである。５１０は主メモリの中のページ枠で
あり、ＰＴＥ５０８がそのベース・アドレスを指定する
。５１１はアクセスすべきデータである。ページ内の位
置を５０３が指定する。第２実施例では、次のステップ
に従ってＰＴＥへの排他的アクセスを実現する。まず、
命令機能としてはＴＡＳＰＩＶ２　　　ｖａ、ｍａｓｋという命令を用意する。ＴＡＳＰ　Ｉ　Ｖ２は、Ｔｅ５
ｔ　　ａｎｄ　　Ｓｅｔ　　ＰＴＥ　　１ｎｔｅｒｌｏ
ｃｋｅｄ　　ｗｉｔｈ　　Ｖｉｒｔｕａｌ　　ａｄｄｒ
ｅｓｓ　　ａｃｃｅｓｓ、ｐａｒｔ２の略であり、この
命令はＰＴＥへの排他的アクセスと書換えの機能を持つ
、オペランドの機能は、第１実施例と同じである。

第２実施例が第１実施例と異なる点は、変換テーブル・
アクセスの際に、アクセスを不可分とせず、途中でプリ
エンブションを許す点である。ただし論理的な矛盾が起
こらないように、セグメント・テーブル・エントリに使
用数カウンタを設は使用中かどうか、使用中の場合はい
くつのプロセスが使用しているかを記す。使用中でなけ
ればカウンタは０である。ＳＴＥを更新する場合には、
ＰＴＥへのアクセスを禁止しなければならないのでＳＴ
Ｅ使用中という状態を、使用数カウンタが−１という値
で示す。ＰＴＥの更新の場合は、もしＳＴＥの使用数カ
ウンタが−ｌであればアクセスできないので異常終了と
なる。

この命令の実行フローを第６図に示す。

［発明の効果コ上記の方法を採用することにより、（１）−命令でページ・テーブル・エントリ（ＰＴＥ）
への排他的リード・モディファイ・ライ）ＲＭＷ）アク
セスができる（２）排他的アクセスの時間を短くてきるという効果が
得られる。

すなわち、従来のＭＰＵでは単にメモリ上にある逐次化
アクセスしなければならないデータに対する不可分ＲＭ
Ｗ命令が存在していたのみてあり、アドレス変換テーブ
ルのなかのエントリに対して仮想アドレスでアクセスし
、かつ不可分にＲＭＷを行うという機能は提供していな
かフた。しかしながら、本発明では一命令でページ・エ
ントリ・テーブルへの排他的リード・モディファイ・ラ
イトが可能になった。

【図面の簡単な説明】

第１図りよ本発明の第１実施例における複数プロセッサ
構成のシステム構成と各中央処理装置の構成を示すブロ
ック図、第２図は本発明の第１実施例における仮想アド
レスと実アドレスとの対応を示すブロック図、第３図は
本発明の第１実施例における変換テーブルの更新を不可
分に行う命令の処理の手順を示すフローチャート図、第
４図は本発明の第２実施例における複数プロセッサ構成
のシステム構成と各中央処理装置の構成を示すブロック
図、第５図は本発明の第２実施例における仮想アドレス
と実アドレスとの対応を示すブロック図、第６図は本発
明の第２実施例における変換テーブルの更新を不可分に
行う命令の処理の手順を示すフローチャート図である。１００．４００・・中マイクロブロセ・ソサ、１０１．
４０１・・・バスインターフェース部、１０２．４０２
・・・アドレス変換部、１０３．４０３・・・命令デコ
ーダ部、１０４．４０４・・・実行部、１０５．４０５・・−システムバス、１０６．４０８・・・データバス、１０７．４０７・・φアドレスバス、１０８．４０８・・・排他制御線、１０９．４０９・バ−マイクロプロセッサ、１１０．４
１０・・・排他制御線、１１１．４１１・・ψメモリ。

Claims

【特許請求の範囲】仮想記憶システムを実現させるアドレス変換機構と、共通のメモリに対する複数の中央処理装置のアクセスを
制御する不可分更新命令を実行可能な命令実現部と、仮想アドレスから実アドレスへの変換を可能にするアド
レス変換部とを備えた中央処理装置において、上記共通のメモリに対する不可分排他的アクセスを可能
にする制御信号線を有し、上記アドレス変換部は仮想アドレスから実アドレスへア
ドレス変換するためのアドレス変換テーブルを有し、該
アドレス変換テーブルは仮想アドレスが指定する実アド
レスを持つ変換テーブル内エントリを有し、上記命令実現部は変換テーブル内エントリ更新命令を実
行可能であり、該変換テーブル内エントリ更新命令の実
行時には上記制御信号線を活性化して上記共通メモリに
対する不可分排他的アクセスを可能にし、上記変換テー
ブル内エントリ更新命令のオペランドが指定する仮想ア
ドレスを実アドレスに変換する際に参照するアドレス変
換テーブル内エントリを更新すべきテーブルエントリと
して実行することを特徴とする中央処理装置。