JPS6329980A - 持久記憶型半導体メモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般に半導体メモリデバイスに関し、より詳
細にはマイクロプロセッサをベースとするシステム中、
持久記憶メモリ中、テレビのチャンネルセレクタ中及び
他の類似したシステム中で利用される電気的にプログラ
ムできる読みだし専用メモリデバイスに関する。

電気的にプログラムすることのできる持久記憶型読み出
し専用メモリは、集積回路の分野で重要性が増加してい
るセグメントを構成している。

一般に多数の基本メモリデバイス（又はセル）により形
成されるこのようなメモリは、それぞれ頭字語ＥＰＲＯ
Ｍ　（紫外光の照射により電気的にプログラムでき消去
できる）及びＥＥＰＲＯＭ（電気的に消去できプログラ
ムできる）として知られる２つのクラスに分げられる。

特に、本発明は、このような２種類のクラスの第１のク
ラスに属するメモリの分野に関連する。

（従来技術とその問題点） ＥＰＲＯＭタイプの典型的な構造及び基本デバイスつま
りメモリが添付第１図中に概略的に示されている。該デ
バイスは、２種類の重なったゲート１及び２を有するｎ
−チャンネルＭＯＳトランジスタから本質的に形成され
ている。下のゲート１は回路の残りの部分から電気的に
絶縁され、「浮動（ｆｌｏａｔｉｎｇ）ゲート」と呼ば
れルノニ対シ、回路の残りの部分に接続されコントロー
ルゲートと呼ばれる上のゲート２は、前記メモリセルの
書き込み（プログラミング）とそこに貯えられたデータ
を読み出すための両者に使用される。

該メモリデータ中にデータを書き込むためつまり前記浮
動ゲートをチャージするためには、前記デバイスのチャ
ンネル領域中の電子を強い電界により励起させて、電子
が半導体基板４と前記ゲート酸化物３により構成される
薄い絶縁層の間に存在するエネルギバリアを飛び越える
ようにする。

電子は一度前記ゲート酸化物層を通り過ぎると、正のポ
テンシャルが加えられた前記コントロールゲート２に静
電結合された前記浮動ゲート１に向かって容易に流れる
。そのようにして浮動ゲート中に貯えられたチャージは
、該浮動ゲートが回路の残りの部分から完全に絶縁され
ているため、非常に長い間そこに留まる。前記メモリセ
ルに書き込まれたデータの消去は、該データを紫外光に
露出することにより行うことができる。前記電子は紫外
線から光子を吸収し、導電物質である前記浮動ゲート１
と絶縁物質であるゲート３　（それぞれ一般には多結晶
シリコンと二酸化シリコン）の間のエネルギバリアを反
対方向に飛び越えるために十分なエネルギレベルに達し
、前記半導体基板４中へ戻る。

書き込みのために使用されるエネルギの高い電子を発生
させることに続く方法は当初はドレイン接合の「降伏（
ｂｒｅａｋｄｏｉｎｎ）　Ｊを起こさせることであった
が、この技術はそれ自身制御が困難で破壊的であること
が明らかになっている。今日では、それに続く技術は殆
どの場合、デバイスのコントロールゲートとドレインに
適切な電圧を加えることによりｎ−チャンネルＭＯＳト
ランジスタ中に「熱い（大きな運動エネルギを有する）
」電子を発生させることをペースとする。この技術は、
浮動ゲート上での約＋５又は＋６■と比較して、高いド
レイン電圧（典型的には＋１０と＋１２Ｖの間）とゲー
ト電圧（典型的には＋１２■）を適用し、所望のゲート
電流（書き込みの際）を発生させることを必要とする。

これらの条件下では、メモリセル中へのデータの書き込
みは、大きなドレイン電流と、集積回路の基板中への大
きな電流の注入を伴う。この２番目の電流は、ＣＭＯ５
製造プロセスがデバイスを作るために使用される場合に
、セル中でのデータの書き込みの間に基板中への注入さ
れる電流がパラシチフクなバイポーラ現象（ラッチアッ
プ）を引き起こす限り、特別に不利になる。更にこのよ
うな電流を地面へ集めて前記基板のパラシチックな極性
化を回避するためには、該基板自身の地面への良好な電
気的接続を確保する必要がある。ＣＭＯＳプロセスでは
、セルがｎ−チャンネルデバイスでｎ−ウェルプロセス
を必要とするため、上述したことはウェル中にメモリセ
ルを位置させることを許容しない。

データ書き込みのために適用される機構つまり前記浮動
ゲートをチャージする機構のため、このタイプの持久記
憶メモリデバイスは常にｎ−チャンネルＭＯＳデバイス
により形成される。ｎ−チャンネルＭＯＳデバイス中の
みで、チャンネル領域中つまり電界により生ずる逆転層
中のキャリアの十分な［増倍（ｍｕｌｔｉｐｌｉｃａｔ
ｉｏｎ）　Ｊを得ることが可能であるというのが、常に
適切な文献により十分に支持された当業者の意見であっ
た。電子は空孔より非常に大きな移動度（３倍）を有し
、従ってそれらは結晶格子に衝突する前に十分な運動エ
ネルギに達するまで空乏領域中で非常に強く加速され他
の電子−空孔対を発生させる、つまり他の電子を原子価
結合から伝導バンドへと運ぶことが実際に知られている
。

従って今日まで、チャンネル中で・高いエネルギを有す
る十分に多数の電子を発生させることのできる可能性が
非常に少ないと考えられる限り、ｐ−チャンネルＭＯＳ
デバイスでこのようなＥＰＲＯＭメモリセルを作ること
は実際的でないと考えられてきた。

このような固定された慣習と意見とは対照的に、本発明
者は驚くべきことに、持久記憶浮動ゲートメモリデバイ
スがｐ−チャンネルＭＯＳデバイスにより都合良く製造
され、かつこのようなメモリデバイスが従来技術の同等
のｎ−チャンネルデバイスのスピードと同等の又はより
大きなスピードで比較的低いコントロールゲート電圧を
利用して書きこまれることができることを見出した。

進歩した技術により、特に２５０から３００人までの厚
さを有するゲート酸化物により製造されたｐ−チャンネ
ルデバイスに対して行われた最近の実験により、驚くべ
きことに特別なバイアス条件下でのｐ−チャンネルデバ
イスを使用して製造された浮動ゲートメモリセル中では
、従来のｎ−チャンネルデバイス中で発生するものより
も溝かに大きい、浮動ゲート中に注入される電子流を発
生させることが可能であることが分かった。

従来の同等のｎ−チャンネルデバイスのものよりも蟲か
に低い密度で運動エネルギの大きい電子が存在するにも
かかわらず、浮動ゲート中に注入されるこのような大き
な電子流を得ることができるのは、ｐ−チャンネルデバ
イス中ではセル中のデータ書き込みの間にゲート酸化物
層を横切って存在する電界が、一部の励起された電子に
より基板シリコンとゲート酸化シリコン間に存在するエ
ネルギバリアを飛び越すことを有利にするという事実に
基づ（と考えられる。同種の考慮によると、従来のｎ−
チャンネルメモリデバイスの場合には、電界は一部の電
子により同じエネルギバリアのこのような飛び越しを妨
害することになる。

実際にメモリセルの書き込みには、２種類の効果つまり
衝突電離による電子の発生と浮動ゲートへの該電子の注
入を起こさせることが必要である。

キャリアの衝突電離による発生はトランジスタが飽和し
ているとき、つまりドレイン電圧が絶対値でゲート電圧
としきい値電圧の差より大きいときに起こる。これらの
条件下のｎ−チャンネルトランジスタでは、ゲートはド
レインに対して負であり、従って電界は浮動ゲート中へ
の電子の注入を妨害する。同じ条件下のｐ−チャンネル
トランジスタでは、ゲートはドレインに対して正であり
、従って電界は浮動ゲート中への電子の注入を有利にす
る。

（発明の目的） 本質的にｎ−チャンネルデバイスの場合にはデバイスの
ゲートとドレイン領域間の電界はシリコンから浮動ゲー
トへの電子の移動を妨害し、−力木発明の対象であるｐ
−チャンネルメモリデバイスの場合にはデバイスのゲー
トとドレイン領域間の電界はシリコンから浮動ゲートへ
の電子の移動に有利になるよう働く。

（発明の構成） 本発明は、持久記憶型メモリデバイスにおいて、チャン
ネル領域がｎ型導電度を有し、その両側の第１及び第２
の領域がｐ゛型導電度を有するように構成したものであ
る。

（発明の効果） 本発明の対象であるｐ−チャンネル浮動ゲートメモリデ
バイスは、従来技術のｎ−チャンネルデバイスに対して
多くの利点を提供する。特に、１）ｎ−チャンネルデバ
イスで通常使用される電圧より比較的低いゲート電圧で
書き込み操作が起こるため、コントロールゲートと浮動
ゲート間の大きな静電結合が不要となり、これは単一の
基本セルにより占有されるエリアを減少させることを可
能にする。

ｉｉ）データ書き込みの間のゲート電流の値が同等のｎ
−チャンネルデバイスのものより大きいため、より大き
なプログラム速度が可能になる。

１ｉｉ）ｎ−チャンネルデバイスと比較して、基板中へ
注入されるかなり小さな値の電流に対して、データ書き
込みの間に最大のゲート電流が得られる。これはバラシ
チソクなバイポーラデバイスのターンオンと基板のバラ
シチックなバイアスに起因する問題の発生率を減少させ
る。

ｉｖ）　　ドレイン電流がｎ−チャンネルデバイスのも
のよりかなり小さく、これにより電力消費を少なくする
ことを可能にする。

ｖ）ｐ−チャンネルメモリセルは、現在使用されるＣＭ
Ｏ３製造プロセスの殆どを構成するｐ−ウェル製造プロ
セスと両立する。

本発明の対象であるｐ−チャンネルメモリデバイスには
他の異なった用途もある。特別に実際的な興味のある２
種類の基本的な用途を示す。

ａ）約−１ｖの通常のしきいチャンネル電圧を有するＭ
ＯＳデバイスからスタートして、書き込みの後に「消耗
（ｄｅｐｌｅｔｉｏｎ）　Ｊデバイスを得ることができ
る。これらのデバイスは従来からの構造のＥＰＲＯＭメ
モリと同等でないが、ヒユーズの換わりに特殊なデバイ
ス中で有利に使用し、低コストで可逆プログラム能力を
与える。

ｂ）例えばリン又は砒素を使用する既知の不純物注入ス
テップにより故意にしきい値電圧を約−３■〜−４■に
上昇させたデバイスを利用することにより、書き込みの
後に約−１■のしきい値電圧を有するトランジスタを容
易に得ることができ、従って容易に通常のＥＰＲＯＭメ
モリ構造と両立させることができる。

本発明の対象であるメモリデバイスの特に好ましい実施
例及びその製造プロセスを、本明細書に添付された一連
の図面を参照することにより説明する。

前述した通り、第１図は、従来のｎ−チャンネル持久記
憶浮動ゲート半導体メモリデバイス又はセルの概略を例
示する図であり、 第２図は、基本メモリセルが配列されることにより形成
されたＥＰＲＯＭメモリの簡略化した平面図であり、 第３図は、第２図のＡ−Ａ　’線に沿った基本セルの部
分断面図であり、 第４図は、第２図のＢ−Ｂ　’線に沿った同じ基本セル
の断面図であり、 第５図から第１１図までは、本発明の一実施例の基本メ
モリセル構造を製造するための操作の順序を示す図であ
り、 第１２図は、本発明の他の実施例による基本メモリセル
の平面図であり、 第１３図は、第１２図のＡ−Ａ　’線に沿ったメモリセ
ルの部分断面図である。

第２図に示すように、ＥＰＲＯＭメモリは列状及びカラ
ム状に配置された多数の本実施例の基本メモリセルによ
り形成されている。第２図には、４個の基本セルが示さ
れ、単一の基本メモリセルにより占有されるエリアは点
線５で示されている。

交差するストリップ中の符号６で示されたエリアは、シ
リコン基板中の「活性」エリア、つまり電界酸化物で被
覆されていないエリアである。種々の基本セルのコント
ロールゲートは、ハツチングを付したストリップ２によ
り表され、一方下に位置する浮動ゲート構造は交差する
ハツチングを付したゾーン１により示されている。各基
本セルのドレイン（又はカラム）接続はそれぞれの黒い
四角形７により表されている。

単一の基本セルの断面は、それぞれ互いに垂直方向を向
く第２図のＡ−Ａ　’方向及びＢ−Ｂ　’方向に沿った
縦断面図である第３図及び第４図に表されている。

第３図では、ｎシリコン基板中に、それぞれデバイスの
ソース領域とドレイン領域を表す２個のｐｏ　ドープさ
れた領域９及び１０が形成されていることが観察される
。チャンネル領域は前記ソース領域及びドレイン領域間
に存在し、図中に符号１１で示されている。

第３図から分かるように、チャンネル領域１１の上に、
該領域からゲート酸化シリコン層３により絶縁され、か
つ全電気伝導度を増加させるために好適にドープされた
多結晶シリコン層から形成される浮動ゲート１が存在す
る。熱処理により成長し又は化学蒸着により付着された
酸化シリコン又は等価の絶縁物から成る絶縁層１３は、
第１のレベルの多結晶シリコンつまり浮動ゲート構造１
をデバイスのコントロールゲート構造を表す第２のレベ
ルの多結晶シリコン２から電気的に絶縁している。好適
な絶縁物質１１１４は前記デバイスのゲートを金属層１
５から絶縁し、それを通して必要なドレイン接続１６が
形成され、更に不動態化した絶縁層１７がセルの全構造
をシールしている。

第３図の断面の垂直方向に沿って、前記基本メモリセル
は第４図に示す断面を有し、ここで同し符号は先行する
図面の説明に関連して既に例示したものと同じ部分を示
している。図面から分かるように、絶縁物質層１３は浮
動ゲート１の構造を完全にコントロールゲート２から絶
縁している。

この断面中に電界酸化物１８を見ることができ、これは
基本セルの活性エリアと該電界酸化物１８の下に位置す
るｎｏ　ドープされた領域１９の活性エリアを限定し、
該領域１８は前記電界酸化物層とともに隣接する活性エ
リア間つまり隣接するデバイス間の分離構造を構成する
。

本発明の好ましい態様によると、前記ｎドープされたシ
リコン基板８は、約２〜３Ω・ｃｍＯ体抵抗を有してい
る。

前記ソース領域９とドレイン領域１０は、このような領
域中のシリコンを硼素で強くドープすることにより得ら
れる。ゲート酸化物層３は好ましくは２５０〜３００人
までの厚さを有している。

第２図、第３図及び第４図に示すｐ−チャンネルセルの
プログラミングは、デバイスのドレインを１０〜１３Ｖ
までの電圧（ゲート酸化物層の厚さに依存する）に置き
、コントロールゲートをデバイスのしきい値電圧より大
きい約１ｖに置くことにより行われる。これらの条件下
では、ｎ−チャンネルデバイスで得られる電流に対して
かなり大きなゲート電流が得られる。

本実施例のメモリデバイスの製造プロセスを第５図から
第１１図の一連の図面中に例示している。

各図面中には製造されているデバイスの断面が第２図中
に示されたＢ−Ｂ’及びＡ−Ａ　’の２種の垂直な方向
のそれぞれに沿って示されている。

デバイスは、次のような製造プロセスにより都合良く製
造される。

１）電界分離構造を形成し、活性エリアを限定しそして
好ましくは２５０から３００人まで厚さを有するゲート
酸化物層３を成長させるまで既知技術を使用して通常の
ＣＭＯ５又は「ｐ−チャンネル」製造プロセスを進行さ
せる（第５図）。

ついで該プロセスは次のように進行する。

２）第１のレベルの多結晶シリコン１の付着とドーピン
グを行い（第６図）、 ３）前記第１のレベルの多結晶シリコンのマスキングと
アタックを行い（第７図）、 ４）２種の多結晶シリコン層の絶縁のための絶縁物質層
１３の付着を行い（第８図）、５）適切なマスクを使用
して前記絶縁層の除去を行った後、第２のレベルの多結
晶シリコン２の付着とドーピングを行い（第９図）、 ６）２種の多結晶シリコンの層ｌ及び２とその間の絶縁
物質層１３のマスキングとアタックを行い（第１０図）
、 ７）前記ソース領域９及びドレイン領域１０を強い硼素
注入又はＢ　Ｆ　２処理によりｐｏ　ドーピングしく第
１１図、０ＭＯ３製造プロセスが続く場合には、このプ
ロセスは好適なマスクを必要とする）、 ８）既知の技術に従って標準的ＣＭＯ３又は「ｐ−チャ
ンネル」プロセスとして製造プロセスを再度進行させる
。

以前に指摘したように、通常のＥＰＲＯＭメモリと両立
できるメモリデバイスを作るために特に適した本発明の
他の実施例によると、ゲート酸化物を成長させた直後で
第１のレベルの多結晶シリコンの付着を進行させる前に
、適切なマスクを利用してドナー原子例えばリン又は砒
素原子の適切な注入ステップを、デバイスのしきい値電
圧を修正するため、つまりＭＯＳデバイスのターンオン
電圧を上昇させて通常の値である約−１■からより高い
値である一３Ｖから一４■にするために、デバイスの活
性領域中で行うことができる。

一般に、本発明のｐ−チャンネルメモリデバイスは上記
した方法と若干具なった順序のプロセスによっても製造
することができる。例えばメモリの配置と共存する回路
（例えば単一のレベルの多結晶シリコンを使用する回路
）のゲート酸化物を、第１のレベル又は層の多結晶シリ
コン上への絶縁物質層の形成（上記した順序のプロセス
の段階４）の間の単一操作により都合良く形成すること
ができる。

減少した基板電流のため、本発明のｐ−チャンネルメモ
リデバイスは、異なったタイプの導電度の半導体物質基
板（例えばｐドープされたシリコン基板）中に好適に形
成された「ｎ−ウェル」中にも形成することができる。

第１２図及び第１３図に示された本発明の特に好ましい
実施例によると、基本メモリセルは上述した通り、しき
い値電圧が通常約−ＩＶである２種のレベルの多結晶シ
リコンを有するｐ−チャンネルＭＯ３構造を含んで成り
、そして−度書き込まれて「消耗」すると２種のレベル
の多結晶シリコンを有するメモリセル構造と直列の約−
１■のしきい値電圧を有する標準的なｐ−チャンネルＭ
ＯＳトランジスタを含んで成ることになる。

メモリセルを読みだすことを許容するこのセレクション
つまりセレクトシリーズトランジスタは電力消費を減少
させ、実際に、書き込まれたセルを通る電流の経路が該
セルをアドレスさせたときにのみ生ずる。第１２図及び
第１３図では、第２図、第３図及び第４図の同じ部分を
示すために同じ符号を使用している。点線５により直接
的に示された単一メモリセルにより占有されるエリア中
に、ｐ−チャンネルＭＯＳトランジスタ２０が形成され
ている。都合の良いことに、チャンネル領　４域１１°
上に形成されゲート酸化物層３“によりシリコンから絶
縁されているセレクトトランジスタ２０のゲート構造２
°はメモリセル構造の第２のレベルの多結晶シリコンに
より構成される。つまりそれは浮動ゲートメモリセル構
造の製造プロセスにより意図される前記第２のレベルの
多結晶シリコンの付着の間に形成される。

浮動ゲートメモリデバイスのソース領域９の横における
該メモリデバイスに直列なセレクトトランジスタ２０の
形成が第１２図及び第１３図に示されているが、当業者
に周知であるように、浮動ゲートメモリデバイスのドレ
イン領域１０の横にこのようなセレクトトランジスタ２
０を形成することも可能である。

メモリの単一のバイトを形成するための、それぞれのセ
レクトトランジスタを含みあるいは含まない、単一のメ
モリデバイスのつまり単一の基本セルの位置と接続は、
適切な文献中に十分に記載され当業者に周知である通例
のものである。

【図面の簡単な説明】

第１図は、従来のｎ−チャンネル持久記憶浮動ゲート半
導体メモリデバイス又はセルの概略を例示する図、第２
図は、基本メモリセルが配列されることにより形成され
たＥＰＲＯＭメモリの簡略化した平面図、第３図は、第
２図のＡ−Ａ　’線に沿った基本セルの部分断面図、第
４図は、第２図のＢ−Ｂ　’線に沿った同じ基本セルの
断面図、第５図、第６図、第７図、第８図、第９図、第
１０図及び第１１図は、本発明の基本メモリセル構造を
製造するための操作の順序を示す図、第１２図は、他の
実施例による本発明の基本メモリセルの平面図、第１３
図は、第１２図のＡ−Ａ　’線に沿ったメモリセルの部
分断面図である。 １・・浮動ゲート　２・・コントロールゲート３・・ゲ
ート酸化物　４・・基板 ６・・活性エリア　９・・ソース領域 １０・・ドレイン領域 １１・・チャンネル領域 １３．１４・・絶縁層　１５・・金属層１６・・ドレイ
ン接続　１７・・絶縁層１８・・電界酸化物 ２０・・セレクトトランジスタ 特許出願人　工ッセヂエッセ　ミクロエレソトＡ−Ａ’
　　　　　　　　　　　　　　　　　Ｅｌ−Ｂ’ＦＩＧ
、　５ ＦＩＧ、　６ ＦＩＧ　７ 日龜旧

Claims (6)

【特許請求の範囲】
1. （１）半導体物質基板上に形成され、かつ実質的に２個
   の重なったゲートを有する電界効果ＭＯＳトランジスタ
   を含んで成り該２個のゲートのうち下方にある浮動ゲー
   トが実質的に回路の残りの部分から電気的に絶縁されか
   つ上方にあるコントロールゲートと静電結合され、かつ
   該浮動ゲートが前記半導体物質基板の第２のタイプの導
   電度の第１及び第２の領域間にある第１のタイプの導電
   度のチャンネル領域上を拡がっている、浮動ゲートに電
   子を注入することによりプログラム可能である持久記憶
   浮動ゲート型半導体メモリデバイスにおいて、 前記チャンネル領域がｎ型導電度を有し、前記第１及び
   第２の領域がｐ＾＋型の導電度を有していることを特徴
   とする持久記憶型半導体メモリデバイス。
2. （２）半導体物質基板が２から３Ωｃｍまでの抵抗を有
   するｎドープされた単結晶シリコンのスライスであり、
   ｐ＾＋型の導電度の第１及び第２の領域がそれらに対応
   してシリコンに硼素を強くドープすることにより形成さ
   れるものである特許請求の範囲第１項に記載の持久記憶
   型メモリデバイス。
3. （３）ｐ−チャンネルＭＯＳトランジスタが大きいしき
   い値電圧を有している特許請求の範囲第１項に記載の持
   久記憶型メモリデバイス。
4. （４）各デバイスと直列にセレクションｐ−チャンネル
   ＭＯＳトランジスタが存在する特許請求の範囲第１項に
   記載の持久記憶型メモリデバイス。
5. （５）複数のデバイスが半導体物質基板上で列状及びカ
   ラム状に配置されている特許請求の範囲第１項又は第４
   項に記載の持久記憶型メモリデバイス。
6. （６）チャンネル領域が、ｐ型導電度の半導体物質基板
   中に形成されたｎ−ウェル領域中にある特許請求の範囲
   第１項又は第４項に記載の持久記憶型メモリデバイス。