JPH0855909A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
- Publication number
- JPH0855909A JPH0855909A JP7081591A JP8159195A JPH0855909A JP H0855909 A JPH0855909 A JP H0855909A JP 7081591 A JP7081591 A JP 7081591A JP 8159195 A JP8159195 A JP 8159195A JP H0855909 A JPH0855909 A JP H0855909A
- Authority
- JP
- Japan
- Prior art keywords
- well
- transistor
- semiconductor substrate
- region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭ書き込み動作などにおける高電
圧発生時に、ポリシリコン配線直下の表面電荷の反転を
くい止め、リーク電流の発生を防止する。 【構成】 Ｎウエル上にＮ型のガードリングを設け、こ
れとポリシリコン配線との交差部の直下に、ＥＥＰＲＯ
Ｍのメモリのアクティブ領域に用いられるトンネルドレ
インインプラを打ち込んだ構成とする。
圧発生時に、ポリシリコン配線直下の表面電荷の反転を
くい止め、リーク電流の発生を防止する。 【構成】 Ｎウエル上にＮ型のガードリングを設け、こ
れとポリシリコン配線との交差部の直下に、ＥＥＰＲＯ
Ｍのメモリのアクティブ領域に用いられるトンネルドレ
インインプラを打ち込んだ構成とする。
Description
【０００１】
【産業上の利用分野】本発明はＥＥＰＲＯＭのデータ書
き込み時などにおけるリーク電流防止回路及びプログラ
ム電圧スイッチング回路に関する。
き込み時などにおけるリーク電流防止回路及びプログラ
ム電圧スイッチング回路に関する。
【０００２】
【従来の技術】図３、および、図４は、従来公知のＥＥ
ＰＲＯＭに用いられる半導体集積回路のＭＯＳインバー
タの一部を示す平面図、および断面図をそれぞれ示す。
図３、および、図４において、Ｐ型半導体基板（Ｐｓｕ
ｂ）に形成されたＮＭＯＳ３とＮウエルに形成されたＰ
ＭＯＳ２（ソース３１、ドレイン３２）とは、共通ゲー
トとしてポリシリコン配線１により結線されている。従
来のＭＯＳパターン（例えばＰｓｕｂに形成されるＣＭ
ＯＳインバータ）は、セルサイズを縮小するためにＰＭ
ＯＳゲートとＮＭＯＳゲートはポリシリコン配線１によ
り、Ｎウエル４とＰｓｕｂの境界上を通過するようにし
て結線されていた。
ＰＲＯＭに用いられる半導体集積回路のＭＯＳインバー
タの一部を示す平面図、および断面図をそれぞれ示す。
図３、および、図４において、Ｐ型半導体基板（Ｐｓｕ
ｂ）に形成されたＮＭＯＳ３とＮウエルに形成されたＰ
ＭＯＳ２（ソース３１、ドレイン３２）とは、共通ゲー
トとしてポリシリコン配線１により結線されている。従
来のＭＯＳパターン（例えばＰｓｕｂに形成されるＣＭ
ＯＳインバータ）は、セルサイズを縮小するためにＰＭ
ＯＳゲートとＮＭＯＳゲートはポリシリコン配線１によ
り、Ｎウエル４とＰｓｕｂの境界上を通過するようにし
て結線されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術によるＭＯＳインバータにおいては、ＥＥＰＲＯ
Ｍ書き込み動作などにおける高電圧（Ｖｐｐ）発生時
に、図３および図４に示すようにＰＭＯＳからＰｓｕｂ
へリーク電流経路３３が形成されて、リーク電流が流れ
る場合があった。すなわち、ＮウエルがＶｐｐ電位、ポ
リシリコン配線が０ボルト電位の場合に、ポリシリコン
配線１直下のＮウエル４の半導体基板表面電荷が反転
し、リーク電流経路３３が形成されてしまう。この結
果、ＰＭＯＳ２のソース３１、ＰＭＯＳ２のチャネル
（ＯＮしているのでＰ型）、ポリシリコン直下のＮウエ
ル（反転しているのでＰ型）、Ｐｓｕｂという経路でリ
ーク電流が流れてしまい、これが書き込み特性などに悪
影響を与えるという課題があった。
来技術によるＭＯＳインバータにおいては、ＥＥＰＲＯ
Ｍ書き込み動作などにおける高電圧（Ｖｐｐ）発生時
に、図３および図４に示すようにＰＭＯＳからＰｓｕｂ
へリーク電流経路３３が形成されて、リーク電流が流れ
る場合があった。すなわち、ＮウエルがＶｐｐ電位、ポ
リシリコン配線が０ボルト電位の場合に、ポリシリコン
配線１直下のＮウエル４の半導体基板表面電荷が反転
し、リーク電流経路３３が形成されてしまう。この結
果、ＰＭＯＳ２のソース３１、ＰＭＯＳ２のチャネル
（ＯＮしているのでＰ型）、ポリシリコン直下のＮウエ
ル（反転しているのでＰ型）、Ｐｓｕｂという経路でリ
ーク電流が流れてしまい、これが書き込み特性などに悪
影響を与えるという課題があった。
【０００４】本発明は、上記従来の課題を解決するため
に、上記リーク経路の一部を遮断してリーク電流の発生
を防止することを目的とするものである。
に、上記リーク経路の一部を遮断してリーク電流の発生
を防止することを目的とするものである。
【０００５】
【課題を解決するための手段】この発明は上記課題を解
決するために、ＮウエルとＰｓｕｂとの境界近傍のＮウ
エル上であり、かつ、ポリシリコン配線の直下部に、濃
度の濃いＮ型不純物を拡散インプラにより打ち込み、Ｎ
型のガードリングを設ける構成とした。即ち、以下の構
成とした。
決するために、ＮウエルとＰｓｕｂとの境界近傍のＮウ
エル上であり、かつ、ポリシリコン配線の直下部に、濃
度の濃いＮ型不純物を拡散インプラにより打ち込み、Ｎ
型のガードリングを設ける構成とした。即ち、以下の構
成とした。
【０００６】（１）第１導電型の半導体基板の表面に設
けられた電気的消去可能な浮遊ゲート型半導体不揮発性
メモリトランジスタと、半導体基板の表面に設けられた
第２導電型ウエルと、ウエルの表面に設けられた高耐圧
構造の第１導電型の絶縁ゲート電界効果型トランジスタ
であるプログラム電圧スイッチングトランジスタとから
成る半導体集積回路において、プログラム電圧スイッチ
ングトランジスタのゲート電極の延長されたポリシリコ
ン配線の直下にあり、半導体基板と前記ウエルとの境界
近傍の前記ウエルの表面に、ウエルよりも濃い濃度の第
２導電型のチャネルカット領域を設けたことを特徴とす
る半導体集積回路とした。
けられた電気的消去可能な浮遊ゲート型半導体不揮発性
メモリトランジスタと、半導体基板の表面に設けられた
第２導電型ウエルと、ウエルの表面に設けられた高耐圧
構造の第１導電型の絶縁ゲート電界効果型トランジスタ
であるプログラム電圧スイッチングトランジスタとから
成る半導体集積回路において、プログラム電圧スイッチ
ングトランジスタのゲート電極の延長されたポリシリコ
ン配線の直下にあり、半導体基板と前記ウエルとの境界
近傍の前記ウエルの表面に、ウエルよりも濃い濃度の第
２導電型のチャネルカット領域を設けたことを特徴とす
る半導体集積回路とした。
【０００７】（２）チャネルカット領域の不純物分布と
浮遊ゲート型半導体半導体不揮発性メモリトランジスタ
の浮遊ゲート電極の直下に形成されているトンネルドレ
イン領域の不純物分布とが同じである（１）の半導体集
積回路とした。 （３）チャネルカット領域がウエルの周囲に沿って設け
られている（１）の半導体集積回路とした。
浮遊ゲート型半導体半導体不揮発性メモリトランジスタ
の浮遊ゲート電極の直下に形成されているトンネルドレ
イン領域の不純物分布とが同じである（１）の半導体集
積回路とした。 （３）チャネルカット領域がウエルの周囲に沿って設け
られている（１）の半導体集積回路とした。
【０００８】（４）第１導電型の半導体基板の表面に設
けられた電気的消去可能な浮遊ゲート型半導体不揮発性
メモリトランジスタと、半導体基板の表面に設けられた
第２導電型ウエルと、ウエルの表面に設けられた高耐圧
構造の第１導電型の絶縁ゲート電界効果トランジスタで
あるプログラム電圧スイッチングトランジスタと、プロ
グラム電圧スイッチトランジスタのゲート電極の延長さ
れたポリシリコン配線下のウエルの表面に設けられた第
２導電型のチャネルカット領域から成る半導体集積回路
の製造方法において、半導体基板の表面にウエルを形成
する工程と、前記チャネルカット領域及び浮遊ゲート型
半導体不揮発性メモリトランジスタのドレイン領域を同
時に形成する工程と、浮遊ゲート型半導体不揮発性メモ
リトランジスタとチャネルカット領域及びプログラム電
圧スイッチングトランジスタとなる半導体基板とウエル
の表面にゲート絶縁膜を形成する工程と、ドレイン領域
の上に形成されたゲート絶縁膜を除去してトンネル領域
を形成する工程と、トンネル領域にトンネル絶縁膜を形
成する工程と、ゲート絶縁膜及び半導体基板及びウエル
の上にポリシリコン膜をパターニングして浮遊ゲート電
極とゲート電極とポリシリコン配線を形成する工程とか
ら成る半導体集積回路の製造方法とした。
けられた電気的消去可能な浮遊ゲート型半導体不揮発性
メモリトランジスタと、半導体基板の表面に設けられた
第２導電型ウエルと、ウエルの表面に設けられた高耐圧
構造の第１導電型の絶縁ゲート電界効果トランジスタで
あるプログラム電圧スイッチングトランジスタと、プロ
グラム電圧スイッチトランジスタのゲート電極の延長さ
れたポリシリコン配線下のウエルの表面に設けられた第
２導電型のチャネルカット領域から成る半導体集積回路
の製造方法において、半導体基板の表面にウエルを形成
する工程と、前記チャネルカット領域及び浮遊ゲート型
半導体不揮発性メモリトランジスタのドレイン領域を同
時に形成する工程と、浮遊ゲート型半導体不揮発性メモ
リトランジスタとチャネルカット領域及びプログラム電
圧スイッチングトランジスタとなる半導体基板とウエル
の表面にゲート絶縁膜を形成する工程と、ドレイン領域
の上に形成されたゲート絶縁膜を除去してトンネル領域
を形成する工程と、トンネル領域にトンネル絶縁膜を形
成する工程と、ゲート絶縁膜及び半導体基板及びウエル
の上にポリシリコン膜をパターニングして浮遊ゲート電
極とゲート電極とポリシリコン配線を形成する工程とか
ら成る半導体集積回路の製造方法とした。
【０００９】（５）第１導電型の半導体基板の表面に設
けられた複数の電気的消去可能な浮遊ゲート型半導体不
揮発性メモリトランジスタと、半導体基板の表面に形成
された第２導電型のウエルと、ウエルの表面に設けられ
た高耐圧構造の第１導電型の絶縁ゲート電界効果トラン
ジスタであるプログラム電圧スイッチングトランジスタ
とから成る半導体集積回路において、メモリトランジス
タの間がフィールド絶縁膜とフィールド絶縁膜の下に設
けられた半導体基板より高濃度の第１導電型のフィール
ドドープ領域とから構成されるとともに、スイッチング
トランジスタのドレイン領域がフィールドドープ領域と
同じ不純物分布の低濃度に形成されていることを特徴と
する半導体集積回路とした。
けられた複数の電気的消去可能な浮遊ゲート型半導体不
揮発性メモリトランジスタと、半導体基板の表面に形成
された第２導電型のウエルと、ウエルの表面に設けられ
た高耐圧構造の第１導電型の絶縁ゲート電界効果トラン
ジスタであるプログラム電圧スイッチングトランジスタ
とから成る半導体集積回路において、メモリトランジス
タの間がフィールド絶縁膜とフィールド絶縁膜の下に設
けられた半導体基板より高濃度の第１導電型のフィール
ドドープ領域とから構成されるとともに、スイッチング
トランジスタのドレイン領域がフィールドドープ領域と
同じ不純物分布の低濃度に形成されていることを特徴と
する半導体集積回路とした。
【００１０】（６）第１導電型の半導体基板の表面に設
けられた複数の電気的消去可能な浮遊ゲート型半導体不
揮発性メモリトランジスタと、半導体基板の表面に形成
された第２導電型のウエルと、ウエルの表面に設けられ
た高耐圧構造の第１導電型の絶縁ゲート電界効果トラン
ジスタであるプログラム電圧スイッチングトランジスタ
とから成る半導体集積回路の製造方法において、半導体
基板の表面にウエルを形成する工程と、半導体基板の上
に酸化マスク膜を形成する工程と、酸化マスク膜をパタ
ーニングする工程と、スイッチングトランジスタ以外の
ウエルの表面にレジスト膜を形成する工程と、レジスト
膜をマスクとして第１導電型の不純物を半導体基板の表
面にイオン注入する工程と、酸化マスク膜をマスクとし
て半導体基板の表面を選択酸化してフィールド酸化膜を
形成する工程と、酸化マスク膜を除去してトランジスタ
領域を形成する工程と、トランジスタ領域にゲート絶縁
膜を形成する工程と、ゲート絶縁膜の上にポリシリコン
膜をパターニングしてメモリトランジスタの浮遊ゲート
電極とスイッチングトランジスタのゲート電極を形成す
ることから成る半導体集積回路の製造方法とした。
けられた複数の電気的消去可能な浮遊ゲート型半導体不
揮発性メモリトランジスタと、半導体基板の表面に形成
された第２導電型のウエルと、ウエルの表面に設けられ
た高耐圧構造の第１導電型の絶縁ゲート電界効果トラン
ジスタであるプログラム電圧スイッチングトランジスタ
とから成る半導体集積回路の製造方法において、半導体
基板の表面にウエルを形成する工程と、半導体基板の上
に酸化マスク膜を形成する工程と、酸化マスク膜をパタ
ーニングする工程と、スイッチングトランジスタ以外の
ウエルの表面にレジスト膜を形成する工程と、レジスト
膜をマスクとして第１導電型の不純物を半導体基板の表
面にイオン注入する工程と、酸化マスク膜をマスクとし
て半導体基板の表面を選択酸化してフィールド酸化膜を
形成する工程と、酸化マスク膜を除去してトランジスタ
領域を形成する工程と、トランジスタ領域にゲート絶縁
膜を形成する工程と、ゲート絶縁膜の上にポリシリコン
膜をパターニングしてメモリトランジスタの浮遊ゲート
電極とスイッチングトランジスタのゲート電極を形成す
ることから成る半導体集積回路の製造方法とした。
【００１１】
【作用】上記構成により、ＮウエルとＰｓｕｂとの境界
とポリシリコン配線の交差するポリシリコン配線の直下
部のＮウエルに、ＮウエルのＮ型不純物濃度よりもはる
かに濃いＮ型不純物層を形成して、表面電荷反転による
リーク電流経路を遮断することができ、リーク電流発生
を防止することができる。
とポリシリコン配線の交差するポリシリコン配線の直下
部のＮウエルに、ＮウエルのＮ型不純物濃度よりもはる
かに濃いＮ型不純物層を形成して、表面電荷反転による
リーク電流経路を遮断することができ、リーク電流発生
を防止することができる。
【００１２】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明の実施例であり、図２はその断
面構造である。ポリシリコン配線１は、Ｎウエル（例え
ば、リン １５０ｋＶ、３．５Ｅ１２）の上にあるＰＭ
ＯＳ２（ソース２１、ドレイン２２）のトランジスタゲ
ート及び、Ｐｓｕｂ上にあるＮＭＯＳ３のトランジスタ
ゲートに通じている。Ｎウエル４の周辺部には、Ｎウエ
ル用のＮ型ガードリング５が設けられ、これとポリシリ
コン配線１との交差部分の直下にはＥＥＰＲＯＭのメモ
リのアクティブ領域に用いられるトンネルドレインイン
プラ６（例えば、ヒ素 １００ｋＶ、６．０Ｅ１４）を
打ち込んである。
明する。図１は、本発明の実施例であり、図２はその断
面構造である。ポリシリコン配線１は、Ｎウエル（例え
ば、リン １５０ｋＶ、３．５Ｅ１２）の上にあるＰＭ
ＯＳ２（ソース２１、ドレイン２２）のトランジスタゲ
ート及び、Ｐｓｕｂ上にあるＮＭＯＳ３のトランジスタ
ゲートに通じている。Ｎウエル４の周辺部には、Ｎウエ
ル用のＮ型ガードリング５が設けられ、これとポリシリ
コン配線１との交差部分の直下にはＥＥＰＲＯＭのメモ
リのアクティブ領域に用いられるトンネルドレインイン
プラ６（例えば、ヒ素 １００ｋＶ、６．０Ｅ１４）を
打ち込んである。
【００１３】図５に、ＥＥＰＲＯＭのメモリの断面構造
とトンネルドレインインプラ７を示す（トンネルドレイ
ンインプラ７はポリシリコン製造工程の前に打たれるの
で、コントロールゲート１０及びフローティングゲート
１１の直下に存在する。一方、ＮＭＯＳソースドレイン
拡散インプラ８はポリシリコン工程の後に打たれるの
で、セレクトゲート９、コントロールゲート１０、フロ
ーティングゲート１１の直下には存在せずに、セルフア
ライン構造となる。１２はＥＥＰＲＯＭ書き込み時に電
荷が通過するトンネルウィンドウである）。
とトンネルドレインインプラ７を示す（トンネルドレイ
ンインプラ７はポリシリコン製造工程の前に打たれるの
で、コントロールゲート１０及びフローティングゲート
１１の直下に存在する。一方、ＮＭＯＳソースドレイン
拡散インプラ８はポリシリコン工程の後に打たれるの
で、セレクトゲート９、コントロールゲート１０、フロ
ーティングゲート１１の直下には存在せずに、セルフア
ライン構造となる。１２はＥＥＰＲＯＭ書き込み時に電
荷が通過するトンネルウィンドウである）。
【００１４】ＥＥＰＲＯＭ書き込み動作において、高電
圧（例えば、２２〔Ｖ〕）が発生されてＮウエル４の電
位が２２〔Ｖ〕、ポリシリコン配線１の電位が０〔Ｖ〕
になったとする。すると、高電圧差のため、ポリシリコ
ン配線直下のＮウエル表面電荷は反転してＰ型になって
しまう。しかし、ポリシリコン配線直下のガードリング
の所では濃度の濃いＮ型インプラが打たれているためこ
こでは反転はおこらない。したがって、ＰＭＯＳソース
２１→ＰＭＯＳチャネル→ポリシリコン配線直下Ｎウエ
ルまではリーク電流経過路２３は形成されるが、ポリシ
リコン配線直下のガードリングのところでこの経路は遮
断される。よってここで行き止まりとなったリーク電流
経路２３はＰｓｕｂに到達しないのでリーク電流は発生
しない。
圧（例えば、２２〔Ｖ〕）が発生されてＮウエル４の電
位が２２〔Ｖ〕、ポリシリコン配線１の電位が０〔Ｖ〕
になったとする。すると、高電圧差のため、ポリシリコ
ン配線直下のＮウエル表面電荷は反転してＰ型になって
しまう。しかし、ポリシリコン配線直下のガードリング
の所では濃度の濃いＮ型インプラが打たれているためこ
こでは反転はおこらない。したがって、ＰＭＯＳソース
２１→ＰＭＯＳチャネル→ポリシリコン配線直下Ｎウエ
ルまではリーク電流経過路２３は形成されるが、ポリシ
リコン配線直下のガードリングのところでこの経路は遮
断される。よってここで行き止まりとなったリーク電流
経路２３はＰｓｕｂに到達しないのでリーク電流は発生
しない。
【００１５】なお、交差部の直下のインプラとして、Ｎ
ＭＯＳソースドレインインプラを用いると、このインプ
ラはポリシリコン製造工程の後なのでポリシリコン直下
には打たれない。しかし、ＥＥＰＲＯＭメモリのトンネ
ルドレインインプラはポリシリコン工程の前なのでポリ
シリコン直下にしっかり打たれる。
ＭＯＳソースドレインインプラを用いると、このインプ
ラはポリシリコン製造工程の後なのでポリシリコン直下
には打たれない。しかし、ＥＥＰＲＯＭメモリのトンネ
ルドレインインプラはポリシリコン工程の前なのでポリ
シリコン直下にしっかり打たれる。
【００１６】図６はＥＥＰＲＯＭに用いるプログラム電
圧スイッチング回路の回路図である。約１５〜２０Ｖの
高い電圧を電源電圧（５Ｖ以下の低電圧）より昇圧回路
により発生する。ＶPPは、昇圧回路から成るプログラム
電圧発生回路の出力電圧である。ＶD は、各メモリのワ
ードラインの電位を切り換えるためのデコーダの電圧で
あり、デコーダ回路の出力に接続している。ＶWLはＥＥ
ＰＲＯＭのワードラインの電圧レベルであり、ＥＥＰＲ
ＯＭのワードラインと接続している。トランジスタＮ１
はクランプトランジスタであり、高電圧で動作する高電
圧発生回路と電源電圧で動作するデコーダ回路との間を
分離するトランジスタである。高耐圧ＰＭＯＳトランジ
スタＰＨ１、ＰＨ２及びＮＭＯＳトランジスタＮ２は、
デコーダ回路の出力電圧ＶD によりワードラインへＶPP
または０Ｖを選択スイッチングする回路である。デコー
ダ回路の出力ＶD がＶSSレベルの場合には、ワードライ
ンへＶSSが伝達される。デコーダ回路の出力ＶD がＶDD
の場合には、ワードラインへＶPPが伝達される。図６に
おいて重要な役割を行っているプログラム電圧スイッチ
ングトランジスタである高耐圧ＰＭＯＳトランジスタＰ
Ｈ１またはＰＨ２は、本発明において図７に示す構造で
形成されている。図７は、本発明の半導体集積回路の製
造工程順断面図である。Ｐ型シリコン単結晶基板６１の
表面に通常のフォトリソグラフィー技術によりＰＭＯＳ
トランジスタを形成する領域にＮ型不純物のリン元素を
イオン注入する。１１５０℃の高温で１０Ｈの長時間リ
ン元素を基板６１の深さ方向に拡散して図７（ａ）のよ
うにＮウエル６２を形成する。
圧スイッチング回路の回路図である。約１５〜２０Ｖの
高い電圧を電源電圧（５Ｖ以下の低電圧）より昇圧回路
により発生する。ＶPPは、昇圧回路から成るプログラム
電圧発生回路の出力電圧である。ＶD は、各メモリのワ
ードラインの電位を切り換えるためのデコーダの電圧で
あり、デコーダ回路の出力に接続している。ＶWLはＥＥ
ＰＲＯＭのワードラインの電圧レベルであり、ＥＥＰＲ
ＯＭのワードラインと接続している。トランジスタＮ１
はクランプトランジスタであり、高電圧で動作する高電
圧発生回路と電源電圧で動作するデコーダ回路との間を
分離するトランジスタである。高耐圧ＰＭＯＳトランジ
スタＰＨ１、ＰＨ２及びＮＭＯＳトランジスタＮ２は、
デコーダ回路の出力電圧ＶD によりワードラインへＶPP
または０Ｖを選択スイッチングする回路である。デコー
ダ回路の出力ＶD がＶSSレベルの場合には、ワードライ
ンへＶSSが伝達される。デコーダ回路の出力ＶD がＶDD
の場合には、ワードラインへＶPPが伝達される。図６に
おいて重要な役割を行っているプログラム電圧スイッチ
ングトランジスタである高耐圧ＰＭＯＳトランジスタＰ
Ｈ１またはＰＨ２は、本発明において図７に示す構造で
形成されている。図７は、本発明の半導体集積回路の製
造工程順断面図である。Ｐ型シリコン単結晶基板６１の
表面に通常のフォトリソグラフィー技術によりＰＭＯＳ
トランジスタを形成する領域にＮ型不純物のリン元素を
イオン注入する。１１５０℃の高温で１０Ｈの長時間リ
ン元素を基板６１の深さ方向に拡散して図７（ａ）のよ
うにＮウエル６２を形成する。
【００１７】次に、基板６１の表面に５００Ａの酸化膜
６３と酸化マスク膜のシリコンチッ化膜６４を順次形成
する。分離領域及び高耐圧ＰＭＯＳトランジスタのドレ
イン領域のチッ化膜６４を通常のフォトリソグラフィー
技術によりパターニングする。さらに、図７（ｂ）のよ
うに、ＮＭＯＳトランジスタ形成領域及び高耐圧ＰＭＯ
Ｓトランジスタのドレイン領域以外をレジスト膜６５で
マスクしてＰ型不純物であるボロン元素をイオン注入す
る。Ｎウエル領域６２の表面は高耐圧ＰＭＯＳトランジ
スタのドレイン領域を除いてほとんどレジスト６５でマ
スクされている。
６３と酸化マスク膜のシリコンチッ化膜６４を順次形成
する。分離領域及び高耐圧ＰＭＯＳトランジスタのドレ
イン領域のチッ化膜６４を通常のフォトリソグラフィー
技術によりパターニングする。さらに、図７（ｂ）のよ
うに、ＮＭＯＳトランジスタ形成領域及び高耐圧ＰＭＯ
Ｓトランジスタのドレイン領域以外をレジスト膜６５で
マスクしてＰ型不純物であるボロン元素をイオン注入す
る。Ｎウエル領域６２の表面は高耐圧ＰＭＯＳトランジ
スタのドレイン領域を除いてほとんどレジスト６５でマ
スクされている。
【００１８】次に、図７（ｃ）のように、チッ化膜６４
をマスクとして選択酸化する。選択酸化により、ＮＭＯ
Ｓトランジスタ領域の分離領域が完成する。即ち、フィ
ールド酸化膜６７の下にフィールドドープ領域６６が形
成され分離領域となる。ＰＭＯＳトランジスタ領域の分
離領域も完成する。ＰＭＯＳトランジスタ領域の分離領
域は、フィールドドープのないフィールド酸化膜により
形成されている。また、選択酸化により、同時に高耐圧
ＰＭＯＳトランジスタのドレイン領域も同時に形成され
る。図７（ｆ）の完成時の高耐圧ＰＭＯＳトランジスタ
のドレイン領域７０を形成している。フィールド酸化膜
６７は３０００〜１５０００Ａの膜厚である。
をマスクとして選択酸化する。選択酸化により、ＮＭＯ
Ｓトランジスタ領域の分離領域が完成する。即ち、フィ
ールド酸化膜６７の下にフィールドドープ領域６６が形
成され分離領域となる。ＰＭＯＳトランジスタ領域の分
離領域も完成する。ＰＭＯＳトランジスタ領域の分離領
域は、フィールドドープのないフィールド酸化膜により
形成されている。また、選択酸化により、同時に高耐圧
ＰＭＯＳトランジスタのドレイン領域も同時に形成され
る。図７（ｆ）の完成時の高耐圧ＰＭＯＳトランジスタ
のドレイン領域７０を形成している。フィールド酸化膜
６７は３０００〜１５０００Ａの膜厚である。
【００１９】次に、チッ化膜６４及び酸化膜６３を除去
した後に、分離領域以外のトランジスタ領域にゲート酸
化膜６８を形成する。ゲート酸化膜形成前に、ＥＥＰＲ
ＯＭのソース領域７Ａとドレイン領域７Ｂとチャネルカ
ット領域６を形成する。ゲート酸化膜６８を形成後、通
常のフォトリソグラフィー技術によりゲート酸化膜をエ
ッチング除去しトンネル領域６９を形成する。トンネル
領域６９には約７０〜１００Ａの薄いトンネル絶縁膜を
形成する。チャネルカット領域６の上にはゲート酸化膜
として５００〜１５００Ａの酸化膜が同時に形成されて
いる。次に、図７（ｅ）のように、１層目のポリシリコ
ン膜を形成しパターニングする。トンネルドレイン領域
７Ｂの上のトンネル領域６９の上に浮遊ゲート電極１１
がパターニングされる。浮遊ゲート電極１１は、ソース
領域７Ａとトンネルドレイン領域７Ｂの間ゲート酸化膜
を介して上に設けられている。さらに、高耐圧ＰＭＯＳ
トランジスタのゲート電極１１Ａも同時に形成される。
ＥＥＰＲＯＭ及び高耐圧ＰＭＯＳトランジスタの耐圧は
約２０Ｖと高い値が必要である。従って、ゲート酸化膜
６８は３００〜１０００Ａの膜厚である。チャネルカッ
ト（ＣＣと略す）領域６の上の絶縁膜もこのゲート酸化
膜６８と同時に形成される。チャネルカット領域６は１
０19ａｔｏｍｓ／ｃｍ3 以上の高濃度のＮ型で形成され
ているために増速酸化が行われ少し厚い膜厚になってい
る。チャネルカット領域６の上には、高耐圧ＰＭＯＳト
ランジスタのゲート電極１１Ａから延長されたポリシリ
コン配線１が形成されている。図７（ｅ）のように、チ
ャネルカット領域６はポリシリコン配線の前にＥＥＰＲ
ＯＭのトンネルドレイン領域と同時に形成されている。
従って、追加プロセスなく高性能なチャネルカット領域
を形成できる。また、チャネルカット領域だけでなく、
このＮ+ 型領域をＮウエルの周囲に沿って設けることに
よりラッチアップ耐性を向上するためのカードリング領
域としても用いることができる。
した後に、分離領域以外のトランジスタ領域にゲート酸
化膜６８を形成する。ゲート酸化膜形成前に、ＥＥＰＲ
ＯＭのソース領域７Ａとドレイン領域７Ｂとチャネルカ
ット領域６を形成する。ゲート酸化膜６８を形成後、通
常のフォトリソグラフィー技術によりゲート酸化膜をエ
ッチング除去しトンネル領域６９を形成する。トンネル
領域６９には約７０〜１００Ａの薄いトンネル絶縁膜を
形成する。チャネルカット領域６の上にはゲート酸化膜
として５００〜１５００Ａの酸化膜が同時に形成されて
いる。次に、図７（ｅ）のように、１層目のポリシリコ
ン膜を形成しパターニングする。トンネルドレイン領域
７Ｂの上のトンネル領域６９の上に浮遊ゲート電極１１
がパターニングされる。浮遊ゲート電極１１は、ソース
領域７Ａとトンネルドレイン領域７Ｂの間ゲート酸化膜
を介して上に設けられている。さらに、高耐圧ＰＭＯＳ
トランジスタのゲート電極１１Ａも同時に形成される。
ＥＥＰＲＯＭ及び高耐圧ＰＭＯＳトランジスタの耐圧は
約２０Ｖと高い値が必要である。従って、ゲート酸化膜
６８は３００〜１０００Ａの膜厚である。チャネルカッ
ト（ＣＣと略す）領域６の上の絶縁膜もこのゲート酸化
膜６８と同時に形成される。チャネルカット領域６は１
０19ａｔｏｍｓ／ｃｍ3 以上の高濃度のＮ型で形成され
ているために増速酸化が行われ少し厚い膜厚になってい
る。チャネルカット領域６の上には、高耐圧ＰＭＯＳト
ランジスタのゲート電極１１Ａから延長されたポリシリ
コン配線１が形成されている。図７（ｅ）のように、チ
ャネルカット領域６はポリシリコン配線の前にＥＥＰＲ
ＯＭのトンネルドレイン領域と同時に形成されている。
従って、追加プロセスなく高性能なチャネルカット領域
を形成できる。また、チャネルカット領域だけでなく、
このＮ+ 型領域をＮウエルの周囲に沿って設けることに
よりラッチアップ耐性を向上するためのカードリング領
域としても用いることができる。
【００２０】次に、図７（ｆ）のように低電圧ＭＯＳト
ランジスタのゲート酸化膜５８及び制御ゲート酸化膜５
７を同時に形成後、２層目のポリシリコン膜を基板表面
に形成してパターニングする。パターニングされた２層
目のポリシリコン膜は低電圧ＭＯＳトランジスタのゲー
ト電極５６（低電圧ＰＭＯＳトランジスタは図示しない
が同時に形成）及び制御ゲート電極５６Ａとなる。次
に、各々のトランジスタのソース・ドレイン領域として
Ｐ型不純物及びＮ型不純物をポリシリコン膜をマスクと
してイオン注入する。その結果、低電圧ＮＭＯＳトラン
ジスタ（ＬＶＭＯＳ Ｔr ）のソース領域５０及びドレ
イン領域５１、さらに、ＥＥＰＲＯＭのソース領域５２
及びドレイン領域５３がＮ+ 型領域として形成される。
また、高耐圧ＭＯＳトランジスタ（ＨＶＰＭＯＳ
Ｔr ）のソース領域５４とドレイン領域５５が形成され
る。
ランジスタのゲート酸化膜５８及び制御ゲート酸化膜５
７を同時に形成後、２層目のポリシリコン膜を基板表面
に形成してパターニングする。パターニングされた２層
目のポリシリコン膜は低電圧ＭＯＳトランジスタのゲー
ト電極５６（低電圧ＰＭＯＳトランジスタは図示しない
が同時に形成）及び制御ゲート電極５６Ａとなる。次
に、各々のトランジスタのソース・ドレイン領域として
Ｐ型不純物及びＮ型不純物をポリシリコン膜をマスクと
してイオン注入する。その結果、低電圧ＮＭＯＳトラン
ジスタ（ＬＶＭＯＳ Ｔr ）のソース領域５０及びドレ
イン領域５１、さらに、ＥＥＰＲＯＭのソース領域５２
及びドレイン領域５３がＮ+ 型領域として形成される。
また、高耐圧ＭＯＳトランジスタ（ＨＶＰＭＯＳ
Ｔr ）のソース領域５４とドレイン領域５５が形成され
る。
【００２１】図７（ｆ）に示すように、本発明のプログ
ラム電圧スイッチング回路に用いられている高耐圧ＰＭ
ＯＳトランジスタは特採なドレイン構造になっている。
即ち、ドレイン領域が低濃度ドレイン領域７０と高濃度
ドレイン領域５５とから構成されている。低濃度ドレイ
ン領域７０はＮＭＯＳトランジスタ領域のフィールドド
ープ領域と同時に形成されており、高濃度ドレイン領域
５５に比べ低濃度である。さらに、低濃度ドレイン領域
７０の上には同じパターンの（自己整合的に）フィール
ド酸化膜６７が形成されている。高耐圧ＰＭＯＳトラン
ジスタのゲート電極１１Ａのドレイン領域側の端部にお
いては、ゲート電極１１Ａと低濃度ドレイン領域７０と
がフィールド酸化膜６７を介して設けられている。図示
しないが、低電圧用ＰＭＯＳトランジスタは、低濃度ド
レイン領域７０及びフィールド酸化膜のない通常の高濃
度ドレイン領域５５のみから形成されている。
ラム電圧スイッチング回路に用いられている高耐圧ＰＭ
ＯＳトランジスタは特採なドレイン構造になっている。
即ち、ドレイン領域が低濃度ドレイン領域７０と高濃度
ドレイン領域５５とから構成されている。低濃度ドレイ
ン領域７０はＮＭＯＳトランジスタ領域のフィールドド
ープ領域と同時に形成されており、高濃度ドレイン領域
５５に比べ低濃度である。さらに、低濃度ドレイン領域
７０の上には同じパターンの（自己整合的に）フィール
ド酸化膜６７が形成されている。高耐圧ＰＭＯＳトラン
ジスタのゲート電極１１Ａのドレイン領域側の端部にお
いては、ゲート電極１１Ａと低濃度ドレイン領域７０と
がフィールド酸化膜６７を介して設けられている。図示
しないが、低電圧用ＰＭＯＳトランジスタは、低濃度ド
レイン領域７０及びフィールド酸化膜のない通常の高濃
度ドレイン領域５５のみから形成されている。
【００２２】図７（ｆ）の高耐圧ＰＭＯＳトランジスタ
のソース領域５４は高濃度領域で形成されているが、ド
レイン領域と対象構造の高耐圧構造に形成してもよい。
また、高耐圧ＰＭＯＳトランジスタはプログラム電圧を
スイッチングすために設けられている。従って、リーク
電流が少なくなるように１Ｖ以上エンハンスト側に設け
られている。一般に閾値調制用の工程を用いない場合に
は、２Ｖ以下のエンハンスト側の閾値になる。
のソース領域５４は高濃度領域で形成されているが、ド
レイン領域と対象構造の高耐圧構造に形成してもよい。
また、高耐圧ＰＭＯＳトランジスタはプログラム電圧を
スイッチングすために設けられている。従って、リーク
電流が少なくなるように１Ｖ以上エンハンスト側に設け
られている。一般に閾値調制用の工程を用いない場合に
は、２Ｖ以下のエンハンスト側の閾値になる。
【００２３】
【発明の効果】以上説明したように、本発明は、高電圧
発生時における表面電荷の反転を防止して、リーク電流
発生を防ぐことができる。さらに、トンネルドレインイ
ンプラを用いるため、ＥＥＰＲＯＭのマスク製造工程を
ふやすことなく実行できる効果がある。
発生時における表面電荷の反転を防止して、リーク電流
発生を防ぐことができる。さらに、トンネルドレインイ
ンプラを用いるため、ＥＥＰＲＯＭのマスク製造工程を
ふやすことなく実行できる効果がある。
【図１】本発明の半導体集積回路のパターン図である。
【図２】本発明の半導体集積回路の断面図である。
【図３】従来の半導体集積回路のパターン図である。
【図４】従来の半導体集積回路の断面図である。
【図５】ＥＥＰＲＯＭメモリの断面図である。
【図６】本発明の半導体集積回路の電気回路図である。
【図７】本発明の半導体集積回路の製造方法を示す工程
順断面図である。
順断面図である。
１ ポリシリコン配線 ２ ＰＭＯＳ ３ ＮＭＯＳ ４ Ｎウエル ５ Ｎ型ガードリング ６、７ トンネルドレインインプラ ８ ＮＭＯＳソースドレイン拡散インプラ ９ セレクトゲート １０ コントロールゲート １１ フローティングゲート １２ トンネルウィンドウ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (6)
- 【請求項１】 第１導電型の半導体基板の表面に設けら
れた電気的消去可能な浮遊ゲート型半導体不揮発性メモ
リトランジスタと、前記半導体基板の表面に設けられた
第２導電型ウエルと、前記ウエルの表面に設けられた高
耐圧構造の第１導電型の絶縁ゲート電界効果型トランジ
スタであるプログラム電圧スイッチングトランジスタと
から成る半導体集積回路において、前記プログラム電圧
スイッチングトランジスタのゲート電極の延長されたポ
リシリコン配線の直下にあり、前記半導体基板と前記ウ
エルとの境界近傍の前記ウエルの表面に、前記ウエルよ
りも濃い濃度の第２導電型のチャネルカット領域を設け
たことを特徴とする半導体集積回路。 - 【請求項２】 前記チャネルカット領域の不純物分布と
前記浮遊ゲート型半導体半導体不揮発性メモリトランジ
スタの浮遊ゲート電極の直下に形成されているトンネル
ドレイン領域の不純物分布とが同じである請求項１記載
の半導体集積回路。 - 【請求項３】 前記チャネルカット領域が前記ウエルの
周囲に沿って設けられている請求項１記載の半導体集積
回路。 - 【請求項４】 第１導電型の半導体基板の表面に設けら
れた電気的消去可能な浮遊ゲート型半導体不揮発性メモ
リトランジスタと、前記半導体基板の表面に設けられた
第２導電型ウエルと、前記ウエルの表面に設けられた高
耐圧構造の第１導電型の絶縁ゲート電界効果トランジス
タであるプログラム電圧スイッチングトランジスタと、
前記プログラム電圧スイッチトランジスタのゲート電極
の延長されたポリシリコン配線下の前記ウエルの表面に
設けられた第２導電型のチャネルカット領域から成る半
導体集積回路の製造方法において、前記半導体基板の表
面に前記ウエルを形成する工程と、前記チャネルカット
領域及び前記浮遊ゲート型半導体不揮発性メモリトラン
ジスタのドレイン領域を同時に形成する工程と、前記浮
遊ゲート型半導体不揮発性メモリトランジスタと前記チ
ャネルカット領域及び前記プログラム電圧スイッチング
トランジスタとなる前記半導体基板と前記ウエルの表面
にゲート絶縁膜を形成する工程と、前記ドレイン領域の
上に形成された前記ゲート絶縁膜を除去してトンネル領
域を形成する工程と、前記トンネル領域にトンネル絶縁
膜を形成する工程と、前記ゲート絶縁膜及び前記半導体
基板及び前記ウエルの上にポリシリコン膜をパターニン
グして浮遊ゲート電極と前記ゲート電極と前記ポリシリ
コン配線を形成する工程とから成る半導体集積回路の製
造方法。 - 【請求項５】 第１導電型の半導体基板の表面に設けら
れた複数の電気的消去可能な浮遊ゲート型半導体不揮発
性メモリトランジスタと、前記半導体基板の表面に形成
された第２導電型のウエルと、前記ウエルの表面に設け
られた高耐圧構造の第１導電型の絶縁ゲート電界効果ト
ランジスタであるプログラム電圧スイッチングトランジ
スタとから成る半導体集積回路において、前記メモリト
ランジスタの間がフィールド絶縁膜と前記フィールド絶
縁膜の下に設けられた前記半導体基板より高濃度の第１
導電型のフィールドドープ領域とから構成されるととも
に、前記スイッチングトランジスタのドレイン領域が前
記フィールドドープ領域と同じ不純物分布の低濃度に形
成されていることを特徴とする半導体集積回路。 - 【請求項６】 第１導電型の半導体基板の表面に設けら
れた複数の電気的消去可能な浮遊ゲート型半導体不揮発
性メモリトランジスタと、前記半導体基板の表面に形成
された第２導電型のウエルと、前記ウエルの表面に設け
られた高耐圧構造の第１導電型の絶縁ゲート電界効果ト
ランジスタであるプログラム電圧スイッチングトランジ
スタとから成る半導体集積回路の製造方法において、前
記半導体基板の表面に前記ウエルを形成する工程と、前
記半導体基板の上に酸化マスク膜を形成する工程と、前
記酸化マスク膜をパターニングする工程と、前記スイッ
チングトランジスタ以外の前記ウエルの表面にレジスト
膜を形成する工程と、前記レジスト膜をマスクとして第
１導電型の不純物を前記半導体基板の表面にイオン注入
する工程と、前記酸化マスク膜をマスクとして前記半導
体基板の表面を選択酸化してフィールド酸化膜を形成す
る工程と、前記酸化マスク膜を除去してトランジスタ領
域を形成する工程と、前記トランジスタ領域にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の上にポリシ
リコン膜をパターニングして前記メモリトランジスタの
浮遊ゲート電極と前記スイッチングトランジスタのゲー
ト電極を形成することから成る半導体集積回路の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7081591A JPH0855909A (ja) | 1994-06-10 | 1995-04-06 | 半導体集積回路とその製造方法 |
| US08/476,221 US5610428A (en) | 1994-06-10 | 1995-06-07 | Semiconductor integrated circuit |
| CN95108505A CN1116773A (zh) | 1994-06-10 | 1995-06-09 | 半导体集成电路及其制造方法 |
| TW084106320A TW353802B (en) | 1994-06-10 | 1995-06-20 | Semiconductor integrated circuit and manufacturing method therefor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-129256 | 1994-06-10 | ||
| JP12925694 | 1994-06-10 | ||
| JP7081591A JPH0855909A (ja) | 1994-06-10 | 1995-04-06 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855909A true JPH0855909A (ja) | 1996-02-27 |
Family
ID=26422605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7081591A Pending JPH0855909A (ja) | 1994-06-10 | 1995-04-06 | 半導体集積回路とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5610428A (ja) |
| JP (1) | JPH0855909A (ja) |
| CN (1) | CN1116773A (ja) |
| TW (1) | TW353802B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998014952A1 (en) * | 1996-10-03 | 1998-04-09 | Programmable Microelectronics Corp. | Switching circuit for controlled transition between high program and erase voltages and a power supply voltage for memory cells |
| US6954106B2 (en) | 2001-02-22 | 2005-10-11 | Niigata Semitsu Co., Ltd. | FET band amplifier |
| US7948026B2 (en) | 2002-07-09 | 2011-05-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100552950C (zh) * | 2006-07-28 | 2009-10-21 | 崇贸科技股份有限公司 | 高电压集成电路 |
| US8502326B2 (en) * | 2009-12-03 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate dielectric formation for high-voltage MOS devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4458262A (en) * | 1980-05-27 | 1984-07-03 | Supertex, Inc. | CMOS Device with ion-implanted channel-stop region and fabrication method therefor |
| JPH0661484A (ja) * | 1992-04-27 | 1994-03-04 | Nec Corp | 半導体装置 |
-
1995
- 1995-04-06 JP JP7081591A patent/JPH0855909A/ja active Pending
- 1995-06-07 US US08/476,221 patent/US5610428A/en not_active Expired - Lifetime
- 1995-06-09 CN CN95108505A patent/CN1116773A/zh active Pending
- 1995-06-20 TW TW084106320A patent/TW353802B/zh not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998014952A1 (en) * | 1996-10-03 | 1998-04-09 | Programmable Microelectronics Corp. | Switching circuit for controlled transition between high program and erase voltages and a power supply voltage for memory cells |
| US6954106B2 (en) | 2001-02-22 | 2005-10-11 | Niigata Semitsu Co., Ltd. | FET band amplifier |
| US7049895B2 (en) | 2001-02-22 | 2006-05-23 | Niigata Seimitsu Co., Ltd. | FET band amplifier |
| US7948026B2 (en) | 2002-07-09 | 2011-05-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| US8138043B2 (en) | 2002-07-09 | 2012-03-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| US8674431B2 (en) | 2002-07-09 | 2014-03-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1116773A (zh) | 1996-02-14 |
| TW353802B (en) | 1999-03-01 |
| US5610428A (en) | 1997-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960012303B1 (ko) | 불휘발성 반도체메모리장치 및 그 제조방법 | |
| US5977591A (en) | High-voltage-resistant MOS transistor, and corresponding manufacturing process | |
| US4822750A (en) | MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide | |
| US4701776A (en) | MOS floating gate memory cell and process for fabricating same | |
| US6482698B2 (en) | Method of manufacturing an electrically programmable, non-volatile memory and high-performance logic circuitry in the same semiconductor chip | |
| US5223451A (en) | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it | |
| US4804637A (en) | EEPROM memory cell and driving circuitry | |
| US6351017B1 (en) | High voltage transistor with modified field implant mask | |
| US5917218A (en) | Peripheral circuits including high voltage transistors with LDD structures for nonvolatile memories | |
| US6071775A (en) | Methods for forming peripheral circuits including high voltage transistors with LDD structures | |
| US4035826A (en) | Reduction of parasitic bipolar effects in integrated circuits employing insulated gate field effect transistors via the use of low resistance substrate contacts extending through source region | |
| JPH10313098A5 (ja) | ||
| US5500392A (en) | Planar process using common alignment marks for well implants | |
| JP3532625B2 (ja) | 半導体装置の製造方法 | |
| US6342719B1 (en) | Semiconductor device having a double-well structure and method for manufacturing the same | |
| EP0160003B1 (en) | Mos floating gate memory cell and process for fabricating same | |
| KR100214813B1 (ko) | 반도체 장치,마스크 롬 및 그의 제조방법 | |
| JP2005197750A (ja) | ２トランジスタｐｍｏｓメモリセル及びその製造方法 | |
| JPH08330528A (ja) | 半導体記憶装置およびその製造方法 | |
| US6111295A (en) | Semiconductor device having channel stopper portions integrally formed as part of a well | |
| JPH0855909A (ja) | 半導体集積回路とその製造方法 | |
| JP3426039B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100546496B1 (ko) | 비휘발성 반도체 기억 장치 및 그 제조 방법 | |
| US6501147B1 (en) | Process for manufacturing electronic devices comprising high voltage MOS transistors, and electronic device thus obtained | |
| JPS62140459A (ja) | 読出専用メモリをイオン注入法を用いてプログラムする方法およびそれにより得られたｎｍｏｓ読出専用メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031126 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |