JPS6330021A - 半導体論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラム素子を使用した半導体論理回路に関
し、特にプログラム素子の情報により、入力信号を受け
てゲートより出力される信号が入力信号に対し同相とす
るか逆相とするかを制御できる半導体論理回路に関する
。

〔従来の技術〕

従来、ＥＣＬ型論理回路において入力信号に対し出力を
同相とするか逆相とするかは第３図（ａ）に示す様に複
数の論理回路を使用して実現していた。すなわち第３図
（ａ）に見るに制御信号１２０が高レベルの場合、ゲー
ト３を介して得られる制御信号１２０と同相の出力がゲ
ート４に入力され、制御信号１２０と逆相の出力がゲー
ト２に入力される。この結果ゲート４は、ゲート３より
高レベルの信号が入力されるので入力信号１２０の値い
かんにかかわらず低レベルの信号を出力する。

一方ゲート２は、ゲート３より低レベル信号が入−＋、
ｆｉｊＬるのζ′ゲート１を介して入力信号１２０と同
相の信号を出力する。よってゲート５はゲート４より低
レベル信号を受け、ゲート２より入力信号１２０と同相
の信号を受けるので、出力信号１２１は入力信号１２０
と同相とする事ができる。

同様にして制御信号１２３が低レベルの場合には、本山
信号１２０はゲート４および５を介して出力信号１２１
が出力されるので、出力信号１２１は入力信号１２０の
逆相を出力することができる。

従って入出力の真理値は第３図（ｂ）に示すようになる
。

〔発明が解決しようとする問題点〕

上述した従来の半導体論理回路では、出力信号の位相を
切り換えるためにゲートが５個必要となるので、プリン
ト基板上の面積が増加し消費電力が増加するという欠点
があり、入力から出力までは３段のゲート段数が必要で
あり、遅延時間が大きくなるという欠点もあった。

従って本発明の目的は、上記の欠点を解決し高密度で高
速の論理回路を実現するため、使用ゲート数とゲート段
数を極力少なくした半導体論理回路を提供することにあ
る。

〔問題点を°解決するための手段〕

本発明の半導体論理回路は、互いにエミッタを接続し差
動増幅器として動作する第一および第二のトランジスタ
と、該第一および第二のトランジスタのそれぞれのコレ
クタにベースを接続しエミッタホロワとして動作する第
三および第四のトランジスタと、プログラム素子を含み
該プログラム素子の情報により互いに逆位相の第一およ
び第二の制御信号を発生させる制御回路とを含む半導体
論理回路において、該第一の制御信号が該第三のトラン
ジスタのベースに接続され、該第二の制御信号が該第四
のトランジスタのベースに接続され、該第三および第四
のトランジスタのそれぞれのエミッタが共通に接続され
て構成される。

〔実施例〕

次に、本発明について実施例を示す図面を参照して説明
する。第１図は本発明の第一の実施例の構成を示すブロ
ック図、第２図は本発明が第二の実施例の構成を示すブ
ロック図である。

本発明の第一の実施例はプログラム素子Ｆ１を含む制御
回路１とトランジスタＱ１〜Ｑ４を含む出力信号反転回
路２とを備えて構成される。まず制御回路１では、プロ
グラム素子Ｆ１の情報により差動増幅器を構成するトラ
ンジスタＱ５　・Ｑ６のベース電位を変化させ、定電流
源から出力される定電漆工２を制御信号１０６を通して
流すか制御信号１０７を通して流すかいずれかとなるよ
う制御する事ができる。すなわち今プログラム素子Ｆ１
に例えばフユーズを用いたときは、この導通状態におけ
る抵抗が直列抵抗Ｒ４に対し十分小さいとすると、トラ
ンジスタＱ５のベース電位はほぼ負電源電圧■。２どな
るがトランジスタＱ６はダイオードＤ１　・Ｄ２の順方
向電圧で決まる電位になるのでトランジスタＱ６が導通
し定電流■２は制御信号１０７を通して流れる。プログ
ラム素子Ｆが溶断された場合には同様の考察からトラン
ジスタＱ５が導通し定電流■２は制御信号１０６を通し
て流れる。

出力信号反転回路２では、トランジスタＱ１　・Ｑ２よ
り成る差動増幅器は入力信号１００を受け、定電流源よ
り出力する電流■１を抵抗Ｒ１又はＲ２に流す。この時
プログラム素子Ｆ１が導通状態になると定電流Ｉ２は制
御信号１０７を通して流れるので、入力信号１００が参
照信号Ｖ１に対し低い場合は、抵抗Ｒ１には電流が流れ
ないが、抵抗Ｒ２には定電流Ｉ、＋Ｉ２’の電流が流れ
る。

従って出力信号１０１はトランジスタＱ３のベース電位
がＯｖとなるので高レベルとなる。同様に入力信号１０
０が参照信号ＶＲに対し高い場合は抵抗Ｒ１には定電流
１１が、抵抗Ｒ２には定電流Ｉ２が流れているので、１
．＝Ｉ２、Ｒ，＝Ｒ２と仮定すると出力信号１０１には
、トランジスタＱ３　・Ｑ４のベース電位が等しく低レ
ベルが発生する。結局プログラム素子Ｆ１が導通状態で
は出力信号１０１には入力信号１００の反転信号が発生
する。

まったく同様の考察からプログラム素子Ｆ１が溶断状態
では定電漆工２は常に抵抗Ｒ０を流れるので、トランジ
スタＱ３のベースが常に低レベルとなり、入力信号１０
０の信号はトランジスタＱ４より出力される事になり、
入力信号１００と出力信号１０１との関１系は同相とな
る。

本発明の第二の実施例は第２図を見るにプログラム素子
Ｆｉｌを含む制御回路１１と、出力信号反転回路１２と
を備えて構成される。本実施例では出力信号反転回路１
２は第一の実施例の出力信号反転回路２と同様であるの
で、制御回路１１についてのみ説明する。プログラム素
子Ｆ’ｔｔが導通状態ではトランジスタＱ３のベースは
高レベルになり制御信号１１６には所定の定電流が発生
するが、トランジスタＱ＋４が導通状態のためトランジ
スタＱ＋ｓが開放となるので、制御信号１１６には定電
流は発生しない。プログラム素子ＦＩＬが溶断状態では
トランジスタＱ３が開放状態、トランジスタＱ５が導通
状態となり、制御信号１１７に所定の定電流が流れる。

以下の作動は出力信号反転回路１２の作動となるので第
一の実施例の場合と同様となる。従って入力信号１１０
と出力信号１１１との関係も第一の実施例の場合の入力
信号１００と出力信号１０１との関係と同様になる。

〔発明の効果〕

以上説明したように本発明は、入力より出力まではゲー
ト１段で構成した事と、ＥＣＬ回路にプログラム素子を
導入した事により、遅延時間を最小にすることと、入力
信号に対する出力信号の位相を任意に設定することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例の構成を示す回路図、第
２図は本発明の第二の実施例の構成を示す回路図、第３
図（ａ）は従来の技術による構成を示すブロック図、第
３図（’　ｂ　）は必要とする真理値を示す図表。 Ｑ１〜Ｑ４・・・第一〜第四のトランジスタ、１・１１
・・・制御回路、２・１２・・・出力信号位相反転回路
、１００・１１０・１２０・・・入力信号、１０１１２
ｏ：　λカイ言号 １２１：　エｈ信号 １２３：制御４号　　　　　　２１〜２５：　ケ“−ト
千３図（の） 第３図３）

Claims (1)

【特許請求の範囲】
1. 互いにエミッタを接続し差動増幅器として動作する第一
   および第二のトランジスタと、該第一および第二のトラ
   ンジスタのそれぞれのコレクタにベースを接続しエミッ
   タホロワとして動作する第三および第四のトランジスタ
   と、プログラム素子を含み該プログラム素子の情報によ
   り互いに逆位相の第一および第二の制御信号を発生させ
   る制御回路とを含む半導体論理回路において、該第一の
   制御信号が該第三のトランジスタのベースに接続され、
   該第二の制御信号が該第四のトランジスタのベースに接
   続され、該第三および第四のトランジスタのそれぞれの
   エミッタが共通に接続されている事を特徴とする半導体
   論理回路。