JPS63300518A - 誘電体膜の形成方法 - Google Patents
誘電体膜の形成方法Info
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- JPS63300518A JPS63300518A JP13679187A JP13679187A JPS63300518A JP S63300518 A JPS63300518 A JP S63300518A JP 13679187 A JP13679187 A JP 13679187A JP 13679187 A JP13679187 A JP 13679187A JP S63300518 A JPS63300518 A JP S63300518A
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- silicon substrate
- damage
- dielectric
- dielectric film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
表面に形成した薄い絶縁膜を通してシリコン基体面へ窒
素をイオン注入し、イオン注入によるダメージを受けた
上記絶縁膜を除去することによって、窒素が注入され且
つダメージの少ないシリコン基体面を表出せしめ、該シ
リコン基体面を熱酸化することによって、該シリコン基
体面にシリコンオキシナイトライドよりなる高誘電率、
高耐圧の誘電体膜を形成する。
素をイオン注入し、イオン注入によるダメージを受けた
上記絶縁膜を除去することによって、窒素が注入され且
つダメージの少ないシリコン基体面を表出せしめ、該シ
リコン基体面を熱酸化することによって、該シリコン基
体面にシリコンオキシナイトライドよりなる高誘電率、
高耐圧の誘電体膜を形成する。
本発明は誘電体膜の形成方法に係り、特に誘電率が大き
く且つ絶縁耐圧の高い誘電体膜の形成方法に関する。
く且つ絶縁耐圧の高い誘電体膜の形成方法に関する。
ダイナミックランダムアクセスメモリ（ＤＲＡｌ’ｌ）
が高集積化され、該ＤＲＡＭのピットセルの面積が縮小
されるに伴って、各ピットセルが具備するキャパシタの
面積も大幅に縮小されて来ている。
が高集積化され、該ＤＲＡＭのピットセルの面積が縮小
されるに伴って、各ピットセルが具備するキャパシタの
面積も大幅に縮小されて来ている。
かかる状況において、情報読出し精度の低下を防ぎ、且
つソフトエラー等による情報の反転を防止して該ＤＲＡ
Ｍの信頼度を高めるために、上記キャパシタの蓄積容量
の増大が要望される。
つソフトエラー等による情報の反転を防止して該ＤＲＡ
Ｍの信頼度を高めるために、上記キャパシタの蓄積容量
の増大が要望される。
キャパシタの占有面積を増さずにその蓄積容量即ちキャ
パシタ容量を増大する一手法として、誘電体膜を薄く形
成し、且つ該誘電体膜の誘電率を向上せしめる方法があ
る。
パシタ容量を増大する一手法として、誘電体膜を薄く形
成し、且つ該誘電体膜の誘電率を向上せしめる方法があ
る。
従来その一例として、一般に用いられていた二酸化シリ
コン（ＳｉＯ□）膜にかえて該５ｉ（ｈ膜の２倍程度の
高い誘電率を有する窒化シリコン（Ｓｉ、Ｎ、）膜を用
い、且つ該Ｓｉ３Ｎ＋膜を僅かに酸化し該５ｉｓＮ番膜
の耐圧向上を図る方法が用いられた。
コン（ＳｉＯ□）膜にかえて該５ｉ（ｈ膜の２倍程度の
高い誘電率を有する窒化シリコン（Ｓｉ、Ｎ、）膜を用
い、且つ該Ｓｉ３Ｎ＋膜を僅かに酸化し該５ｉｓＮ番膜
の耐圧向上を図る方法が用いられた。
一方キャパシタ容量増大のために誘電体膜を薄くする手
法が用いられるが、上記のように形成されたＳｉ３Ｎ＃
膜にはその厚さが１００Å以下になった場合に段差部上
における該Ｓｉ３Ｎ＋膜の耐圧が急激に劣化するという
欠点があるため、この方法で誘電体膜を形成しキャパシ
タ容量を増大せしめたＤＲＡＭにはキャパシタの初期シ
ョート不良が発生し易いという問題があった。
法が用いられるが、上記のように形成されたＳｉ３Ｎ＃
膜にはその厚さが１００Å以下になった場合に段差部上
における該Ｓｉ３Ｎ＋膜の耐圧が急激に劣化するという
欠点があるため、この方法で誘電体膜を形成しキャパシ
タ容量を増大せしめたＤＲＡＭにはキャパシタの初期シ
ョート不良が発生し易いという問題があった。
そこで段差部での耐圧劣化を防止するために、Ｓｉ０ｇ
膜の表層部をアンモニアガスを用いる熱窒化等の方法に
より５ｉＪａ膜化する方法も試みられたが、この方法は
Ｓｉ３Ｎ、膜の膜厚が非常薄クシか形成されず、膜全体
としての誘電率が５ｉｎｔ膜に比べて僅かしか増大しな
いために、容量の増加率が小さく実用的ではなかった。
膜の表層部をアンモニアガスを用いる熱窒化等の方法に
より５ｉＪａ膜化する方法も試みられたが、この方法は
Ｓｉ３Ｎ、膜の膜厚が非常薄クシか形成されず、膜全体
としての誘電率が５ｉｎｔ膜に比べて僅かしか増大しな
いために、容量の増加率が小さく実用的ではなかった。
本発明が解決しようとする問題点は、上記のように従来
の方法においは、薄（形成した際の段差部における絶縁
耐圧の劣化がＳｉＯ□膜と同程度に少なく、且つ５ｉ（
ｈ膜に比べて誘電率が大幅に高い誘電体膜が得られなか
ったことである。
の方法においは、薄（形成した際の段差部における絶縁
耐圧の劣化がＳｉＯ□膜と同程度に少なく、且つ５ｉ（
ｈ膜に比べて誘電率が大幅に高い誘電体膜が得られなか
ったことである。
上記問題点は、シリコン基体上に絶縁膜を形成し、該絶
縁膜を通して該シリコン基体面に窒素をイオン注入し、
該絶縁膜を除去し、該窒素の注入されたシリコン基体の
表面を熱酸化して該シリコン基体の表面にシリコンオキ
シナイトライド膜を形成する本発明による誘電体膜の形
成方法によって解決される。
縁膜を通して該シリコン基体面に窒素をイオン注入し、
該絶縁膜を除去し、該窒素の注入されたシリコン基体の
表面を熱酸化して該シリコン基体の表面にシリコンオキ
シナイトライド膜を形成する本発明による誘電体膜の形
成方法によって解決される。
即ち本発明の方法は、絶縁膜を通してシリコン基体面に
窒素をイオン注入することによって、イオンの衝撃によ
るダメージを該絶縁膜で吸収して該シリコン基体面にダ
メージを与えずに窒素を注入し、上記絶縁膜を除去した
後、窒素の注入されたシリコン基体面を熱酸化して該基
体面にダメージのない緻密な５ｉＯＮ誘電体膜を成長さ
せる方法で、シリコン基体面に誘電率が高く、且つ薄く
形成した際にも段差部における耐圧劣化を生じない高品
質の誘電体膜が形成される。
窒素をイオン注入することによって、イオンの衝撃によ
るダメージを該絶縁膜で吸収して該シリコン基体面にダ
メージを与えずに窒素を注入し、上記絶縁膜を除去した
後、窒素の注入されたシリコン基体面を熱酸化して該基
体面にダメージのない緻密な５ｉＯＮ誘電体膜を成長さ
せる方法で、シリコン基体面に誘電率が高く、且つ薄く
形成した際にも段差部における耐圧劣化を生じない高品
質の誘電体膜が形成される。
以下本発明を、図示実施例及び応用例により具体的に説
明する。
明する。
第１図（ａ）〜（ｄ）は本発明の方法の一実施例の工程
断面図、第２図（ａ）〜仔）はＤＲＡＭセル製造への応
用例の工程断面図である。
断面図、第２図（ａ）〜仔）はＤＲＡＭセル製造への応
用例の工程断面図である。
全図を通じ同一対象物は同一符合で示す。
第１図（ａ）参照
本発明の方法による誘電体膜の形成方法においては、例
えば所望の導電型を有するシリコン基板１上に通常の熱
酸化法により厚さ１０００〜２０００人程度のダメージ
程度用ＳｉＯ□膜２を形成する。
えば所望の導電型を有するシリコン基板１上に通常の熱
酸化法により厚さ１０００〜２０００人程度のダメージ
程度用ＳｉＯ□膜２を形成する。
なお上記ダメージ吸収用ＳｉＯ□膜は気相成長法によっ
て形成してもよい、またダメージ吸収用絶縁膜は上記Ｓ
ｉｎ、膜に限られない。
て形成してもよい、またダメージ吸収用絶縁膜は上記Ｓ
ｉｎ、膜に限られない。
第１図（ｂｌ参照
次いで上記ダメージ吸収用ＳｉＯ□膜２を通してシリコ
ン基板１の表面部に窒素（Ｎｏ）を例えば加速エネルギ
ー１００ＫｅＶ 、ドーズ量１０”ｅｌｌ−”程度の注
入条件でイオン注入する。このイオン注入によりシリコ
ン基板１の表面部に深さ例えば 数１０人程度のＮｏ注
入層３を形成する。
ン基板１の表面部に窒素（Ｎｏ）を例えば加速エネルギ
ー１００ＫｅＶ 、ドーズ量１０”ｅｌｌ−”程度の注
入条件でイオン注入する。このイオン注入によりシリコ
ン基板１の表面部に深さ例えば 数１０人程度のＮｏ注
入層３を形成する。
なおこのイオン注入において、Ｎｏの射影飛程（Ｒ７）
がダメージ吸収用ＳｚＯ□膜２とシリコン基板１との界
面に（るように加速エネルギーの値を選ぶことが、注入
効率を高め且つシリコン基板１面のダメージをなくすう
えに最も望ましい。
がダメージ吸収用ＳｚＯ□膜２とシリコン基板１との界
面に（るように加速エネルギーの値を選ぶことが、注入
効率を高め且つシリコン基板１面のダメージをなくすう
えに最も望ましい。
第１図（Ｃ）参照
次いで通常のウェットエツチング手段により、基板１面
にダメージを与えずにダメージ吸収用Ｓｉ０ｇ膜２を除
去し上記Ｎ゛注入層３を表面部に有するシリコン基板１
面を表出させる。
にダメージを与えずにダメージ吸収用Ｓｉ０ｇ膜２を除
去し上記Ｎ゛注入層３を表面部に有するシリコン基板１
面を表出させる。
第１図（ｄ）参照
次いで酸素（０□）中で１０００℃程度の温度で行われ
る通常の熱酸化法により、上記シリコン基板１面に上記
ダメージのないＮ゛注入層３を食って例えば厚さ５０〜
１００Ａ程度のシリコンオキシナイトライド（ＳｉＯＮ
）誘電体膜４を成長させる。
る通常の熱酸化法により、上記シリコン基板１面に上記
ダメージのないＮ゛注入層３を食って例えば厚さ５０〜
１００Ａ程度のシリコンオキシナイトライド（ＳｉＯＮ
）誘電体膜４を成長させる。
この実施例に示されるように本発明の方法においてはシ
リコン基板ｌの表面にダメージのないＮ゛注入層３が形
成され、該Ｎ゛が注入されたシリコン基板面を熱酸化す
ることによってシリコン基板ｌの表面に５ｉＯＮ誘電体
膜４が成長せしめられる。
リコン基板ｌの表面にダメージのないＮ゛注入層３が形
成され、該Ｎ゛が注入されたシリコン基板面を熱酸化す
ることによってシリコン基板ｌの表面に５ｉＯＮ誘電体
膜４が成長せしめられる。
このようにして形成した５ｉＯＮ誘電体膜４は全体が一
様なＳｉＯＮ組成となっているので、従来高耐圧誘電体
膜として一般に用いられていたＳｉｎｇ誘電体膜に比べ
て１．５倍程度の高い誘電率が得られる。
様なＳｉＯＮ組成となっているので、従来高耐圧誘電体
膜として一般に用いられていたＳｉｎｇ誘電体膜に比べ
て１．５倍程度の高い誘電率が得られる。
また上記実施例に示されるように該５ｉＯＮ誘電体膜４
は熱酸化法により形成されるので、膜質は極めて緻密に
形成され、５０〜１００人程度に薄程度成しても絶縁耐
圧は充分に確保される。また急峻な段差部においても膜
質が低下することがなく、該段差による絶縁耐圧の劣化
は生じない。
は熱酸化法により形成されるので、膜質は極めて緻密に
形成され、５０〜１００人程度に薄程度成しても絶縁耐
圧は充分に確保される。また急峻な段差部においても膜
質が低下することがなく、該段差による絶縁耐圧の劣化
は生じない。
以下本発明の方法をスタックドキャパシタを有するＤＲ
ＡＭセルの誘電体膜形成に応用した例について、図を参
照して示す。
ＡＭセルの誘電体膜形成に応用した例について、図を参
照して示す。
第２図（ａ）参照
予め従来の方法により、例えばｐ型シリコン（Ｓｔ）基
板５１上に素子形成領域５２を画定するフィールド酸化
膜５３を形成し、素子形成領域５２上にゲート酸化膜５
４を形成し、ゲート酸化膜５４及びフィールド酸化膜５
３上に延在するポリＳｉのワード線５５Ａ 、 ５５Ｂ
、 ５５Ｃ等を形成し、これらワード線の側面に整合
するｎ０型のドレイン領域５６及びソース領域５７を形
成し、ワード線５５Ａ 、 ５５Ｂ 、 ５５Ｃ等の表
面を第１の眉間絶縁膜５８で選択的に覆った後、通常の
方法により、先ずキャパシタ側の拡散層となるソース領
域５７上に隣接するワード線の上部まで延在するｎ゛型
ポリＳｉ蓄積電極５９を形成する。
板５１上に素子形成領域５２を画定するフィールド酸化
膜５３を形成し、素子形成領域５２上にゲート酸化膜５
４を形成し、ゲート酸化膜５４及びフィールド酸化膜５
３上に延在するポリＳｉのワード線５５Ａ 、 ５５Ｂ
、 ５５Ｃ等を形成し、これらワード線の側面に整合
するｎ０型のドレイン領域５６及びソース領域５７を形
成し、ワード線５５Ａ 、 ５５Ｂ 、 ５５Ｃ等の表
面を第１の眉間絶縁膜５８で選択的に覆った後、通常の
方法により、先ずキャパシタ側の拡散層となるソース領
域５７上に隣接するワード線の上部まで延在するｎ゛型
ポリＳｉ蓄積電極５９を形成する。
第２図（ｂ）参照
次いで本発明の方法に従って、熱拡散によりポリＳｉ蓄
積電極５９の表面に厚さ１０００〜２０００人程度のダ
メージ程度用ＳｉＯ□膜２を形成する。
積電極５９の表面に厚さ１０００〜２０００人程度のダ
メージ程度用ＳｉＯ□膜２を形成する。
第２図（Ｃ）参照
次いで該基板上にレジスト膜を形成し、異方性ドライエ
ツチング手段により全面エツチングしてドレイン領域５
６の上部を選択的に覆うレジスト膜６０を形成し、次い
でダメージ吸収用５ｉｏｔ膜２を通し、前記実施例と同
様な条件でＮ゛をイオン注入し、ポリＳｉ蓄積電極５９
の表面部にダメージのないＮ゛注入層３を形成する。
ツチング手段により全面エツチングしてドレイン領域５
６の上部を選択的に覆うレジスト膜６０を形成し、次い
でダメージ吸収用５ｉｏｔ膜２を通し、前記実施例と同
様な条件でＮ゛をイオン注入し、ポリＳｉ蓄積電極５９
の表面部にダメージのないＮ゛注入層３を形成する。
第２図（ｄ）参照
次いで、うエツトエツチング手段により、ポリＳｉ蓄積
電極５９の表面部にダメージを与えないようにダメージ
吸収用Ｓｉｇｈ膜２を除去する。
電極５９の表面部にダメージを与えないようにダメージ
吸収用Ｓｉｇｈ膜２を除去する。
第２図（Ｑ）参照
次いで前記実施例同様１０００℃程度の熱酸化により前
記ダメージのないＮ＋注入層３を食ってポリＳｉ蓄積電
極５９の表面に厚さ５０〜１００人程度の高程度のＳ
ｉＯＮ誘電体膜４を形成する。
記ダメージのないＮ＋注入層３を食ってポリＳｉ蓄積電
極５９の表面に厚さ５０〜１００人程度の高程度のＳ
ｉＯＮ誘電体膜４を形成する。
第２図（ｆ）参照
以後、従来の方法によりキャパシタの対向電極（セルプ
レー））６１を形成し、第２の眉間絶縁膜６２を形成し
、該眉間絶縁膜６２にコンタクト窓６３を形成し、アル
ミニウム等よりなるビット配線６４を〔発明の効果〕 以上説明のように本発明によれば高誘電率、高絶縁耐圧
を有し、且つ急峻な段差部においても絶縁耐圧の劣化を
生じない高品質の誘電体膜が形成できる。
レー））６１を形成し、第２の眉間絶縁膜６２を形成し
、該眉間絶縁膜６２にコンタクト窓６３を形成し、アル
ミニウム等よりなるビット配線６４を〔発明の効果〕 以上説明のように本発明によれば高誘電率、高絶縁耐圧
を有し、且つ急峻な段差部においても絶縁耐圧の劣化を
生じない高品質の誘電体膜が形成できる。
従って本発明は高集積化されるＤＲＡＭの高信頬化に有
効である。
効である。
第１図（ａｌ〜（ｄｌは本発明の方法の一実施例の工程
断面図、 第２図（ａ）〜（＋）は本発明の方法のＤＲＡＭへの応
用例の工程断面図である。 図において、 １はシリコン基板、 ２はダメージ吸収用５ｉＯ１膜、 ３はＮ゛注大層、 ４は５ｉＯＮ誘電体膜 Ｎ゛は窒素イオン を示す。 木渾日月の方三大の−り（゛姉散すの工程ｗｒ面図第
１ 回 亭 Ｚ 口 本褪帽の５基のＣ）１２ＡＭへの＾・重置ｊの工経新面
図第 ２ 図
断面図、 第２図（ａ）〜（＋）は本発明の方法のＤＲＡＭへの応
用例の工程断面図である。 図において、 １はシリコン基板、 ２はダメージ吸収用５ｉＯ１膜、 ３はＮ゛注大層、 ４は５ｉＯＮ誘電体膜 Ｎ゛は窒素イオン を示す。 木渾日月の方三大の−り（゛姉散すの工程ｗｒ面図第
１ 回 亭 Ｚ 口 本褪帽の５基のＣ）１２ＡＭへの＾・重置ｊの工経新面
図第 ２ 図
Claims (2)
- （１）シリコン基体上に絶縁膜を形成し、 該絶縁膜を通して該シリコン基体面に窒素をイオン注入
し、 該絶縁膜を除去し、 該窒素の注入されたシリコン基体の表面を熱酸化して該
シリコン基体の表面にシリコンオキシナイトライド膜を
形成することを特徴とする誘電体膜の形成方法。 - （２）上記窒素のイオン注入における射影飛程を上記絶
縁膜とシリコン基体との界面に一致させることを特徴と
する特許請求の範囲第１項記載の誘電体膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13679187A JPS63300518A (ja) | 1987-05-29 | 1987-05-29 | 誘電体膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13679187A JPS63300518A (ja) | 1987-05-29 | 1987-05-29 | 誘電体膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300518A true JPS63300518A (ja) | 1988-12-07 |
Family
ID=15183603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13679187A Pending JPS63300518A (ja) | 1987-05-29 | 1987-05-29 | 誘電体膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300518A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330920A (en) * | 1993-06-15 | 1994-07-19 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| US5372950A (en) * | 1991-05-18 | 1994-12-13 | Samsung Electronics Co., Ltd. | Method for forming isolation regions in a semiconductor memory device |
| DE10029658C2 (de) * | 2000-06-16 | 2003-01-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Barrierenschicht auf einem Siliziumsubstrat |
| US6893979B2 (en) | 2001-03-15 | 2005-05-17 | International Business Machines Corporation | Method for improved plasma nitridation of ultra thin gate dielectrics |
-
1987
- 1987-05-29 JP JP13679187A patent/JPS63300518A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372950A (en) * | 1991-05-18 | 1994-12-13 | Samsung Electronics Co., Ltd. | Method for forming isolation regions in a semiconductor memory device |
| US5330920A (en) * | 1993-06-15 | 1994-07-19 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| EP0631308A3 (en) * | 1993-06-15 | 1996-06-12 | Digital Equipment Corp | Method of controlling gate oxide thickness for semiconductor device manufacturing. |
| DE10029658C2 (de) * | 2000-06-16 | 2003-01-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Barrierenschicht auf einem Siliziumsubstrat |
| US6730607B2 (en) | 2000-06-16 | 2004-05-04 | Infineon Technologies Ag | Method for fabricating a barrier layer |
| US6893979B2 (en) | 2001-03-15 | 2005-05-17 | International Business Machines Corporation | Method for improved plasma nitridation of ultra thin gate dielectrics |
| US7109559B2 (en) | 2001-03-15 | 2006-09-19 | International Business Machines Corporation | Nitrided ultra thin gate dielectrics |
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