JPS63301566A - 不揮発性半導体メモリおよびその製造方法 - Google Patents
不揮発性半導体メモリおよびその製造方法Info
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- JPS63301566A JPS63301566A JP62136315A JP13631587A JPS63301566A JP S63301566 A JPS63301566 A JP S63301566A JP 62136315 A JP62136315 A JP 62136315A JP 13631587 A JP13631587 A JP 13631587A JP S63301566 A JPS63301566 A JP S63301566A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的」
（産業上の利用分野）
本発明は、不揮発性半導体メモリおよびその製造方法に
係シ、特にコントロールブートと７ローテインググート
と金有する情報の書き換えが可能な胱出し専用メモリセ
ルおよびその形成方法に関する。
係シ、特にコントロールブートと７ローテインググート
と金有する情報の書き換えが可能な胱出し専用メモリセ
ルおよびその形成方法に関する。
（従来の技術）
不揮発注半導体メモリ、たとえばＥＰＲＯＭ（Ｅｒａｔ
ｓａｂｌ＠Ｐｒｏｇｒａｍｍａｂｌ＠Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）のメモリセルに情報を書き込む場合
には、コントロールブートを正の高電位にして基板表面
にチャネルを形成し、ドレインに正の１圧を印加する。
ｓａｂｌ＠Ｐｒｏｇｒａｍｍａｂｌ＠Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）のメモリセルに情報を書き込む場合
には、コントロールブートを正の高電位にして基板表面
にチャネルを形成し、ドレインに正の１圧を印加する。
このとき、チャネル内を走行する′磁子は、特にドレイ
ン近傍に発生した高電界によｐ高エネルギを受け、７ロ
ーテインググート下のＭ！３縁膜によるエネルギ障壁を
越えて７ローテインググートに電子かだ 注入されるように？−シ、この注入が行われた状態が書
き込み状態である。
ン近傍に発生した高電界によｐ高エネルギを受け、７ロ
ーテインググート下のＭ！３縁膜によるエネルギ障壁を
越えて７ローテインググートに電子かだ 注入されるように？−シ、この注入が行われた状態が書
き込み状態である。
ところで、上記メモリセルの構造の微細化のために、そ
のチャネル長を短かくシ、サラミクロン領域のチャネル
長を形成した場合には、前述のように高電圧を印加する
誓き込み動作時だけでなく、比較的低電圧で実行さｎる
読み出し動作時においてもドレイン近傍に高電界が発生
する。このような読み出し動作時における高電界の発生
により、７ローティングｒ−｝への電子の誤誓き込みが
発生し、記憶データを破壊する場合があり、長時間の動
作における信頼性の低下をきたす等の問題がある。
のチャネル長を短かくシ、サラミクロン領域のチャネル
長を形成した場合には、前述のように高電圧を印加する
誓き込み動作時だけでなく、比較的低電圧で実行さｎる
読み出し動作時においてもドレイン近傍に高電界が発生
する。このような読み出し動作時における高電界の発生
により、７ローティングｒ−｝への電子の誤誓き込みが
発生し、記憶データを破壊する場合があり、長時間の動
作における信頼性の低下をきたす等の問題がある。
そこで、このような読み出し動作時における誤動作を避
けるために、第７図に示すような構造のメモリセルが考
えら几ている。即ち、図中、７１はＰ型のシリコン基板
、７２および７３はソースおよびドレインとなるＮ−敗
Ｍ、７４はダート絶縁膜、７５はフローティングダート
、７６はコントロールブートであ９、さらに上記ドレイ
ンとなるＮ１敗層７３のチャネル側にはＮ−拡散層７７
が接して形成さｎている。上記Ｎ−拡散層７７の存在に
よって、ドレイン鎖酸での電界を緩和することができる
ので、前述したような読み出し動作時における誤動作を
防止することが可能である。
けるために、第７図に示すような構造のメモリセルが考
えら几ている。即ち、図中、７１はＰ型のシリコン基板
、７２および７３はソースおよびドレインとなるＮ−敗
Ｍ、７４はダート絶縁膜、７５はフローティングダート
、７６はコントロールブートであ９、さらに上記ドレイ
ンとなるＮ１敗層７３のチャネル側にはＮ−拡散層７７
が接して形成さｎている。上記Ｎ−拡散層７７の存在に
よって、ドレイン鎖酸での電界を緩和することができる
ので、前述したような読み出し動作時における誤動作を
防止することが可能である。
しかし、上記したような不純＋１！ｌＪ譲度が低い低濃
朋領域（Ｎ−拡散層７７）を用いたセルｆイ造は、誓込
み特性が悪いという重大な欠点がある。即ち、Ｎ″″拡
散層７７によってドレイン電界を下げているので、チャ
ネル領域を走行する電子に充分なエネルギを与えること
ができず、７ローテイングｙ −ト７５への成子の注入
効率が低下するからである。
朋領域（Ｎ−拡散層７７）を用いたセルｆイ造は、誓込
み特性が悪いという重大な欠点がある。即ち、Ｎ″″拡
散層７７によってドレイン電界を下げているので、チャ
ネル領域を走行する電子に充分なエネルギを与えること
ができず、７ローテイングｙ −ト７５への成子の注入
効率が低下するからである。
上記したような問題点を解決するために、本願出願人は
既に特願昭６１年３０８６１０号により提案を行った。
既に特願昭６１年３０８６１０号により提案を行った。
この提案は、前記Ｎ−拡散層７７の表面領域にＮ＋領領
域形成することによって、書込み動作時に電流が上記Ｎ
＋領領域流ｎるようになり、フローティングダート７５
への電子の注入効率を高くすることが可能になる。
域形成することによって、書込み動作時に電流が上記Ｎ
＋領領域流ｎるようになり、フローティングダート７５
への電子の注入効率を高くすることが可能になる。
しかし、上記誉き込み動作時に、チャネル領域の深い部
分にチャネルパスが発生し易いので、ドレイン部に十分
な高電界が発生し難く、必らずしも７ローテインググー
トへの成子の注入効率が十分高いとは云えない。
分にチャネルパスが発生し易いので、ドレイン部に十分
な高電界が発生し難く、必らずしも７ローテインググー
トへの成子の注入効率が十分高いとは云えない。
（発明が解決しようとする問題点フ
不発明は、前記したように７ローテイングｒ−トを有す
る従来の不揮発性メモリセルは読み出し動作時の誤動作
を防ごうとするとその書込み待性が悪化してしまうとい
う問題点を改善すべくなされたもので、読み出し動作時
における誤動作を防止し得ると共に書込み特性も良好な
不揮発性半導体メモリおよびその製造方法を提供するこ
とを目的とする。
る従来の不揮発性メモリセルは読み出し動作時の誤動作
を防ごうとするとその書込み待性が悪化してしまうとい
う問題点を改善すべくなされたもので、読み出し動作時
における誤動作を防止し得ると共に書込み特性も良好な
不揮発性半導体メモリおよびその製造方法を提供するこ
とを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の不揮発性半導体メモリは、フローティングゲー
トを有する不揮発性メモリセルにおけるドレイン（また
はソースの少なくとも一方）のチャネル領域側に上記領
域よりも低濃度の低濃度領域を有し、この低濃度の領域
の表面に、この低濃度領域よりも高濃度の高濃度領域を
有し、さらに前記低一度領域と半導体基板との間で上記
低濃度領域よりも基板側に深く入った領域に上記半導体
基板と同導電型であって半導体基板よりも高鏝厩の領域
が形成さｎていることを特徴とする。
トを有する不揮発性メモリセルにおけるドレイン（また
はソースの少なくとも一方）のチャネル領域側に上記領
域よりも低濃度の低濃度領域を有し、この低濃度の領域
の表面に、この低濃度領域よりも高濃度の高濃度領域を
有し、さらに前記低一度領域と半導体基板との間で上記
低濃度領域よりも基板側に深く入った領域に上記半導体
基板と同導電型であって半導体基板よりも高鏝厩の領域
が形成さｎていることを特徴とする。
また、本発明の不揮発性半導体メモリの製造方法は、メ
モリセルのフローティングダートを形成したのち、少な
くとも７０−テインググートをマスクとして半導体基板
よりも高濃度の領域を形成するために半導体基板と同導
電型の第１の不純物のイオンを半導体基板に注入し、こ
ののち半導体基板とは逆４電型の第２の不純物のイオン
を半導体基板に注入し、こののち異なるドーズ量で第２
の不純物のイオンを半導体基板に注入し、次に前記フロ
ーティングダートの側面部にシリコン酸化膜を堆積し、
少なくとも上記フローティングダートをマスクとしてソ
ースまたはドレイン全形成するために第２の不純物のイ
オンを半導体基板に注入することを特徴とする。
モリセルのフローティングダートを形成したのち、少な
くとも７０−テインググートをマスクとして半導体基板
よりも高濃度の領域を形成するために半導体基板と同導
電型の第１の不純物のイオンを半導体基板に注入し、こ
ののち半導体基板とは逆４電型の第２の不純物のイオン
を半導体基板に注入し、こののち異なるドーズ量で第２
の不純物のイオンを半導体基板に注入し、次に前記フロ
ーティングダートの側面部にシリコン酸化膜を堆積し、
少なくとも上記フローティングダートをマスクとしてソ
ースまたはドレイン全形成するために第２の不純物のイ
オンを半導体基板に注入することを特徴とする。
（作用）
前記したような不純＠濃度の分布を有する不揮発性メモ
リセルによれば、読み出し動作時には低濃度領域の存在
によってドレイン電界が低くなｐ１チャネル直流は上記
低濃度領域金離ｎるようになり、７０−テインググート
への電子の注入効率が低減し、−１き込みの発生率は低
下する。また、ドレイ／およびコントロールゲートに高
電圧が印加さｎる齋き込み動作時においては、ドレイン
に隣接する高濃度領域に高いドレイン電界が発生し、チ
ャネル電流が上記高濃度領域を通過するのでホットキャ
リアの発生が増す。さらに、半導体基板と同４″ｒ！Ｌ
ｆｆｉの高濃度領域の存在によって、ドレインに高′醒
圧が印加されたときにソース・ドレイン間のチャネル領
域の深い部分にチャネルノ々スが発生することを抑制す
ることが可能になり、ドレイン部に高電界が発生し易く
なる。
リセルによれば、読み出し動作時には低濃度領域の存在
によってドレイン電界が低くなｐ１チャネル直流は上記
低濃度領域金離ｎるようになり、７０−テインググート
への電子の注入効率が低減し、−１き込みの発生率は低
下する。また、ドレイ／およびコントロールゲートに高
電圧が印加さｎる齋き込み動作時においては、ドレイン
に隣接する高濃度領域に高いドレイン電界が発生し、チ
ャネル電流が上記高濃度領域を通過するのでホットキャ
リアの発生が増す。さらに、半導体基板と同４″ｒ！Ｌ
ｆｆｉの高濃度領域の存在によって、ドレインに高′醒
圧が印加されたときにソース・ドレイン間のチャネル領
域の深い部分にチャネルノ々スが発生することを抑制す
ることが可能になり、ドレイン部に高電界が発生し易く
なる。
（実施列）
以下、図面を参照して本発明の一実施ｆＩｌをＮチャネ
ルＥＰＲＯＭ （Ｃ適用した場合について詳細に説明す
る。
ルＥＰＲＯＭ （Ｃ適用した場合について詳細に説明す
る。
第１図（ａ）乃至（ｇ）はＥＰＲＯＭの製造工程におけ
る半導体ウェハの一部分の断面構造を示している。この
製造工程において、先ず第１図（ａ）に示すように、半
導体基板１上に通常の索子分離法により所望の素子分離
領域２を形成し、素子領域にｆ−）絶縁膜３を形成する
。次に、セル予定領域の所望領域にセルのｄ Ｉ［’＋
５圧コントロール用のイオン注入を行ったのち第１図（
ｂ）に示すように、基板全面に第１の多結晶シリコン膜
４をＬＰＣＶＤ法（減圧気相成長法）により２０００Ｘ
の厚さとなるように形成し、上記多結晶シリコン膜４上
に熱酸化法によりシリコン酸化膜５を１５０Ｘの厚さと
なるように形成する。さらに、ＬＰＣＶＤ法によジシリ
コン窒化膜６１１ｓｏＸの厚さとなるように形成したの
ち、ＥＰＲＯＭセル（メモリセル）のフローティングダ
ートを形成するために所望の７２ターンのレソスト・や
ターン７ｆｊｒ形成し、このレソストパターン７をマス
クとして前記シリコン屋化膜６、シリコン酸化膜５、第
１の多結晶シリコン膜４をカロエする。このトキ、メモ
リセル形成用のメモリセル領域の断面構造は、第１図（
ｂ）の左側部分によって代表的に示さｎ１メモリ周辺回
路を形成するための周辺領域のＦｆｒ面購造は、第１図
（ｂ）の右側部分によって示されるように、第１の多結
晶シリコン膜４、シリコン酸化膜５、シリコン窒化膜６
がそｎぞｎ除去さｎている。次に、前記レソストパター
ン７を除去し、周辺回路に使用さｎるＭＩＳ ＦＥＴ
（絶縁ダート型電界効果トランジスタ）のｄ類に応じて
閾値制御用の所望の不純物のイオン注入を行ったのち、
周辺領域のダート酸化膜３を除去し、基板１を洗浄する
。次に、基板全体を熱酸化し、第１図（ｅ）に示すよう
に、基板上に３００Ｘの厚さとなるようにシリコン酸化
膜３′を形成し、同時にメモリセル領域における第１の
多結晶シリコン膜４上に形成さｎているシリコン窒化Ｍ
６上に１０〜１５Ｘの厚さとなるようにシリコン酸化膜
８を形成する。
る半導体ウェハの一部分の断面構造を示している。この
製造工程において、先ず第１図（ａ）に示すように、半
導体基板１上に通常の索子分離法により所望の素子分離
領域２を形成し、素子領域にｆ−）絶縁膜３を形成する
。次に、セル予定領域の所望領域にセルのｄ Ｉ［’＋
５圧コントロール用のイオン注入を行ったのち第１図（
ｂ）に示すように、基板全面に第１の多結晶シリコン膜
４をＬＰＣＶＤ法（減圧気相成長法）により２０００Ｘ
の厚さとなるように形成し、上記多結晶シリコン膜４上
に熱酸化法によりシリコン酸化膜５を１５０Ｘの厚さと
なるように形成する。さらに、ＬＰＣＶＤ法によジシリ
コン窒化膜６１１ｓｏＸの厚さとなるように形成したの
ち、ＥＰＲＯＭセル（メモリセル）のフローティングダ
ートを形成するために所望の７２ターンのレソスト・や
ターン７ｆｊｒ形成し、このレソストパターン７をマス
クとして前記シリコン屋化膜６、シリコン酸化膜５、第
１の多結晶シリコン膜４をカロエする。このトキ、メモ
リセル形成用のメモリセル領域の断面構造は、第１図（
ｂ）の左側部分によって代表的に示さｎ１メモリ周辺回
路を形成するための周辺領域のＦｆｒ面購造は、第１図
（ｂ）の右側部分によって示されるように、第１の多結
晶シリコン膜４、シリコン酸化膜５、シリコン窒化膜６
がそｎぞｎ除去さｎている。次に、前記レソストパター
ン７を除去し、周辺回路に使用さｎるＭＩＳ ＦＥＴ
（絶縁ダート型電界効果トランジスタ）のｄ類に応じて
閾値制御用の所望の不純物のイオン注入を行ったのち、
周辺領域のダート酸化膜３を除去し、基板１を洗浄する
。次に、基板全体を熱酸化し、第１図（ｅ）に示すよう
に、基板上に３００Ｘの厚さとなるようにシリコン酸化
膜３′を形成し、同時にメモリセル領域における第１の
多結晶シリコン膜４上に形成さｎているシリコン窒化Ｍ
６上に１０〜１５Ｘの厚さとなるようにシリコン酸化膜
８を形成する。
この際、上記第１の多結晶シリコン膜４の側面部にその
酸化によるシリコン酸化膜９を形成する。
酸化によるシリコン酸化膜９を形成する。
次に、ＬＰＣＶＤ法により、基板全面に第２の多結晶シ
リコン膜１０を３０００Ｘの厚さとなるように形成する
。次に、第１図（ｄ）に示すように、第２の多結晶シリ
コンＰＩＸ１０上にＬＰＣＶＤ法によｐオキシナイトラ
イド膜１ｚｙｌｏｏＯＸの厚さとなるように形成する。
リコン膜１０を３０００Ｘの厚さとなるように形成する
。次に、第１図（ｄ）に示すように、第２の多結晶シリ
コンＰＩＸ１０上にＬＰＣＶＤ法によｐオキシナイトラ
イド膜１ｚｙｌｏｏＯＸの厚さとなるように形成する。
このときの処理条件は、真空度は２００Ｐａ、反応ガス
は５ｉａ２ｃｚ２ 、Ｎ２０、ＮＨ３ｉ流量比で１００
対２５０対５００となるように加えたものであり、温度
は８００℃である。ここで、第１図（ｄ）に示す断面の
うち、メモリセル領域は、第１図（ｃ）に示した断面に
おけるＡ−Ａ’ｉに沿う断面を示しておシ、以後は第１
図（ｄ）と同様の方向の断面を示す。次に、周知の露光
技術を用いて所望のト １／−）スチノ４′メーン（図示せず）を形成し、メモ
リセル領域のワード線用レジストノンターンと周辺回路
ＦＥＴの多結晶シリコンゲート用しソストパターンとを
同時に形成し、このレノストパターンをマスクとして、
第１図（、）に示すように、オキシナイトライド膜１１
と第２の多結晶シリコン膜１０とシリコン酸化ＭＸｓと
シリコン屋化膜６とシリコン酸化膜５を選択的にエツチ
ングする。次に、上記レノストパターンを除去し、基板
ｋｆｆｌ浄したのち周辺領域をレジストで被覆し、前記
オキシナイトライド膜ノーをマスクとしてメモリセル領
域の第１の多結晶シリコン膜４を選択的にエツチングす
る。このようにして、前記第２の多結晶シリコンＢＩＩ
Ｏからなるメモリセル領域ワード勝（コントロールゲー
ト）と周辺領域・ゲート電極および第１の多結晶シリコ
ン膜４からなるメモリセル領域フローティングゲートが
形成される。次に、上記コントロールダートと７０−テ
インｒｌ’−ト４ｆマスクとしてメモリセル領域に８０
ｋ＠Ｖの加速電圧で５ Ｘ Ｉ Ｑ”ｃｍ−２のドー
／ｌ”量のボロン（Ｂ）イオンの注入を行い、引き続き
４０ ｋｅｙで２ｘｌＯｃｍ のヒ素（Ａｓ）イオンの
注入を行い、さらに５０ ｋｅＶで１×１０ ｃｌｎ
のヒｇ （Ａｓ）イオンの注入を行う。このとき、周辺
領域のＮチャネルＭＯ８ＦＥＴ形成部にも、上記メモリ
セル領域と同様にイオン注入を行うことができる。次に
、前記第２、第１の多結晶シリコンｇｘｏｐ４のエツチ
ング後に露出しているシリコン醒化膜３，３′全除去し
、基板全面を洗浄する。次に、第１図（ｆ）に示すよう
に、シリコン基板表面にシリコン酸化膜１２を３００Ｘ
の厚さとなるように９５０℃、０２雰囲気中で形成し、
ＬＰＣＶＤ法により基板表面にシリコン酸化膜１３を２
０００Ｘの厚さとなるように形成する。次に、上記シリ
コン酸化膜１２を異方性ドライエ、チング法によりエツ
チングし、多結晶シリコレノぐターンの側面部にシリコ
ン酸化Ｍ１３を残存させる。次に、基板を洗浄したのち
、周辺領域のＮチャネルＭＯ８ＦＥＴのソース領域、ド
レイン領域およびメモリセル領域のメモリセルトランジ
スタのソース領域、ドレイン領域に４０に＠ｖで５Ｘ１
０１５３−２のドー、ｌ” Ｈノヒ素イオン（もしくは
リンイオン）を注入する。次に、基板全体に被覆用絶縁
膜としてＣＶＤ法による５ｔｏｚ膜を３０００Ｘの厚さ
となるように形成し、さらにＰＳＧ （リンケイ酸ｊラ
ス）膜を１００００７．の厚さとなるように形成し、活
性化のために９５０℃で３０分アニールしたのち電極配
線用コンタクト孔を開孔して所望のアルミニウム配線を
形成してＥＰＲＯＭを形成する。このようにして形成さ
れたＥＰＲＯＭにおけるＥＰＲＯＭセルは、第１図（Ｓ
）に示すような断面構造を有している。即ち、フローテ
ィングｆ−）４のソース側工、ソ部、ドレイン側エッソ
部の下方の基板に、拡散深さが異なると共に不純物濃度
が異なる２種のＮ−拡散層１４．１５が二重に重なって
形成さｎている。このＮ−拡散層１４゜１５は、ソース
・ドレイン領域のＮ旭敢層１６゜１７よりも低濃度であ
って上記ソース・ドレイン領域にそれぞｎ接している。
は５ｉａ２ｃｚ２ 、Ｎ２０、ＮＨ３ｉ流量比で１００
対２５０対５００となるように加えたものであり、温度
は８００℃である。ここで、第１図（ｄ）に示す断面の
うち、メモリセル領域は、第１図（ｃ）に示した断面に
おけるＡ−Ａ’ｉに沿う断面を示しておシ、以後は第１
図（ｄ）と同様の方向の断面を示す。次に、周知の露光
技術を用いて所望のト １／−）スチノ４′メーン（図示せず）を形成し、メモ
リセル領域のワード線用レジストノンターンと周辺回路
ＦＥＴの多結晶シリコンゲート用しソストパターンとを
同時に形成し、このレノストパターンをマスクとして、
第１図（、）に示すように、オキシナイトライド膜１１
と第２の多結晶シリコン膜１０とシリコン酸化ＭＸｓと
シリコン屋化膜６とシリコン酸化膜５を選択的にエツチ
ングする。次に、上記レノストパターンを除去し、基板
ｋｆｆｌ浄したのち周辺領域をレジストで被覆し、前記
オキシナイトライド膜ノーをマスクとしてメモリセル領
域の第１の多結晶シリコン膜４を選択的にエツチングす
る。このようにして、前記第２の多結晶シリコンＢＩＩ
Ｏからなるメモリセル領域ワード勝（コントロールゲー
ト）と周辺領域・ゲート電極および第１の多結晶シリコ
ン膜４からなるメモリセル領域フローティングゲートが
形成される。次に、上記コントロールダートと７０−テ
インｒｌ’−ト４ｆマスクとしてメモリセル領域に８０
ｋ＠Ｖの加速電圧で５ Ｘ Ｉ Ｑ”ｃｍ−２のドー
／ｌ”量のボロン（Ｂ）イオンの注入を行い、引き続き
４０ ｋｅｙで２ｘｌＯｃｍ のヒ素（Ａｓ）イオンの
注入を行い、さらに５０ ｋｅＶで１×１０ ｃｌｎ
のヒｇ （Ａｓ）イオンの注入を行う。このとき、周辺
領域のＮチャネルＭＯ８ＦＥＴ形成部にも、上記メモリ
セル領域と同様にイオン注入を行うことができる。次に
、前記第２、第１の多結晶シリコンｇｘｏｐ４のエツチ
ング後に露出しているシリコン醒化膜３，３′全除去し
、基板全面を洗浄する。次に、第１図（ｆ）に示すよう
に、シリコン基板表面にシリコン酸化膜１２を３００Ｘ
の厚さとなるように９５０℃、０２雰囲気中で形成し、
ＬＰＣＶＤ法により基板表面にシリコン酸化膜１３を２
０００Ｘの厚さとなるように形成する。次に、上記シリ
コン酸化膜１２を異方性ドライエ、チング法によりエツ
チングし、多結晶シリコレノぐターンの側面部にシリコ
ン酸化Ｍ１３を残存させる。次に、基板を洗浄したのち
、周辺領域のＮチャネルＭＯ８ＦＥＴのソース領域、ド
レイン領域およびメモリセル領域のメモリセルトランジ
スタのソース領域、ドレイン領域に４０に＠ｖで５Ｘ１
０１５３−２のドー、ｌ” Ｈノヒ素イオン（もしくは
リンイオン）を注入する。次に、基板全体に被覆用絶縁
膜としてＣＶＤ法による５ｔｏｚ膜を３０００Ｘの厚さ
となるように形成し、さらにＰＳＧ （リンケイ酸ｊラ
ス）膜を１００００７．の厚さとなるように形成し、活
性化のために９５０℃で３０分アニールしたのち電極配
線用コンタクト孔を開孔して所望のアルミニウム配線を
形成してＥＰＲＯＭを形成する。このようにして形成さ
れたＥＰＲＯＭにおけるＥＰＲＯＭセルは、第１図（Ｓ
）に示すような断面構造を有している。即ち、フローテ
ィングｆ−）４のソース側工、ソ部、ドレイン側エッソ
部の下方の基板に、拡散深さが異なると共に不純物濃度
が異なる２種のＮ−拡散層１４．１５が二重に重なって
形成さｎている。このＮ−拡散層１４゜１５は、ソース
・ドレイン領域のＮ旭敢層１６゜１７よりも低濃度であ
って上記ソース・ドレイン領域にそれぞｎ接している。
この場合、上側（基板表面側）のＮ−拡散＃１５が下側
のＮ−拡散層１４よυも不純物濃度が高い。さらに、上
記Ｎ−拡散層１４．１５のチャネル領域側に接してＰ＋
拡散層Ｉ８が形成されている。
のＮ−拡散層１４よυも不純物濃度が高い。さらに、上
記Ｎ−拡散層１４．１５のチャネル領域側に接してＰ＋
拡散層Ｉ８が形成されている。
上記構造において、ドレイン側のｒ−トエッジ下におけ
る典型的な不純物濃度分布は、第２図（１）に示すよう
に基板の深さをＸ１基板表面に溢う水平位置をＹで表わ
すと、深さ方向については第２図（ｂ）、水平方向につ
いては第２図（ｃ） Ｋ示すようになる。上記深さ方向
におけるＮ型不純？磯度の変化率は第３図に示すように
基板深さが深くなるにつｎて次第に大きくなり、ある深
さで極大値Ｐを持つという特徴がある。また、第２図（
ｂ） 、 ＣＣ）において、Ｐ型不純物（ボロン）＃′
ｉ基板深さが深くなるにつれて濃度が低下し、ドレイン
からチャネル側に向うにつｎて濃度が低下する分布を示
している。
る典型的な不純物濃度分布は、第２図（１）に示すよう
に基板の深さをＸ１基板表面に溢う水平位置をＹで表わ
すと、深さ方向については第２図（ｂ）、水平方向につ
いては第２図（ｃ） Ｋ示すようになる。上記深さ方向
におけるＮ型不純？磯度の変化率は第３図に示すように
基板深さが深くなるにつｎて次第に大きくなり、ある深
さで極大値Ｐを持つという特徴がある。また、第２図（
ｂ） 、 ＣＣ）において、Ｐ型不純物（ボロン）＃′
ｉ基板深さが深くなるにつれて濃度が低下し、ドレイン
からチャネル側に向うにつｎて濃度が低下する分布を示
している。
上記構造を有するＥＰＲＯＭセルによｎば、ソース１６
、ドレイン１５とチャネル領域との間に高濃度のＰ−散
層１８が形成さｎているので、高いドレイン電圧を印加
しても、所謂・ぐンチスルーと呼ばｎる基板深部を電子
が流ｎる現象が発生し難い。
、ドレイン１５とチャネル領域との間に高濃度のＰ−散
層１８が形成さｎているので、高いドレイン電圧を印加
しても、所謂・ぐンチスルーと呼ばｎる基板深部を電子
が流ｎる現象が発生し難い。
従って、書き込み動作時にドレインに高電圧を印加する
ことが可能にｆｔシ、ドレイン電界を高くすることが可
能になり、７０−テインググート４への電子の注入効率
を高めることができる。さらに、ソース・ドレインのチ
ャネル側は、低濃度のＮ−拡散層１４の内側にそれより
も若干高濃度のＮ−拡散層１５が存在している。これに
より、ｒ−ト電圧の低い読み出し動作時には、チャネル
を走行する電子は、ダートエツジ部でダート電位からの
影響が弱めらｎ１上記低濃度のＮ−拡散層１４のところ
で基板の深い方向に下がり、このＮ−拡散層１４内を通
過するようになる。従って、ドレイン電界が低められる
ほか、ホットエレクトロンの発生は基板の深いところで
多くなるので、７０−テインググート４への電子の到達
率は減少する。一方、書き込み動作時においては、高い
ダート電圧が卯のｎさｎることがら、チャネルを走行す
る電子はダートエツジ下でｆ−）電位の影ｑｌｆｃよシ
強く受けるので基板表面を流れ続け、高濃度のＮ−拡散
層１５内を通過する。こｎによシ、電子はより高電界の
部分を通過し、またホットエレクトロンの発生する場所
もより表面側に移る。従って、フローティングゲートＪ
への電子の注入効率は増加し、書込み特性が向上する。
ことが可能にｆｔシ、ドレイン電界を高くすることが可
能になり、７０−テインググート４への電子の注入効率
を高めることができる。さらに、ソース・ドレインのチ
ャネル側は、低濃度のＮ−拡散層１４の内側にそれより
も若干高濃度のＮ−拡散層１５が存在している。これに
より、ｒ−ト電圧の低い読み出し動作時には、チャネル
を走行する電子は、ダートエツジ部でダート電位からの
影響が弱めらｎ１上記低濃度のＮ−拡散層１４のところ
で基板の深い方向に下がり、このＮ−拡散層１４内を通
過するようになる。従って、ドレイン電界が低められる
ほか、ホットエレクトロンの発生は基板の深いところで
多くなるので、７０−テインググート４への電子の到達
率は減少する。一方、書き込み動作時においては、高い
ダート電圧が卯のｎさｎることがら、チャネルを走行す
る電子はダートエツジ下でｆ−）電位の影ｑｌｆｃよシ
強く受けるので基板表面を流れ続け、高濃度のＮ−拡散
層１５内を通過する。こｎによシ、電子はより高電界の
部分を通過し、またホットエレクトロンの発生する場所
もより表面側に移る。従って、フローティングゲートＪ
への電子の注入効率は増加し、書込み特性が向上する。
また、前記したような製造工程によ几ば、上記したよう
な効果を有するＥＰＲＯＭセルを既存の製造技術の組合
せによジ実現できる。しかも、第１図（、）に示した工
程において、′ｆＪｌの多結晶シリコン膜４を選択的に
工、チングする際にオキシナイトライドｍ１ｌｋマスク
として使用しているので、たとえば５ｔｏ２膜をマスク
とする場合に比べて上記多結晶シリコン膜４のサイドエ
ッチ址を低減させることがり能になシ、加工性が同上す
るという利点がある。
な効果を有するＥＰＲＯＭセルを既存の製造技術の組合
せによジ実現できる。しかも、第１図（、）に示した工
程において、′ｆＪｌの多結晶シリコン膜４を選択的に
工、チングする際にオキシナイトライドｍ１ｌｋマスク
として使用しているので、たとえば５ｔｏ２膜をマスク
とする場合に比べて上記多結晶シリコン膜４のサイドエ
ッチ址を低減させることがり能になシ、加工性が同上す
るという利点がある。
なお、本発明は上記実施例に限られるものではなり、Ｎ
−拡散１＠１４，１５の形成工程として上記実施例では
ヒ素、ヒ素のイオン注入を行っ之が、リンＣＰ）ヒ素の
イオン注入を行５ようにしてもよい。この場合、ドレイ
ン側のダートエツジ下の典型的な不純物分；ｆ５は、Ｘ
方向については第４図に示すようになり、Ｙ方向につい
ては第２図（ｃ）に示したものと同様でおる。また、上
記の場合、ＥＰＲＯＭセルの＠面構造は第５図に示すよ
うになり、第１図（ｇｌに示した上記実施例のものに比
べてＮ−拡散層１４とＮ１散層１６，１７との深さ関係
およびダートエツジ下の深さ方向の不純物ａ度の分布が
若干異なり、その他の部分は同一であるので同一符号を
付している。
−拡散１＠１４，１５の形成工程として上記実施例では
ヒ素、ヒ素のイオン注入を行っ之が、リンＣＰ）ヒ素の
イオン注入を行５ようにしてもよい。この場合、ドレイ
ン側のダートエツジ下の典型的な不純物分；ｆ５は、Ｘ
方向については第４図に示すようになり、Ｙ方向につい
ては第２図（ｃ）に示したものと同様でおる。また、上
記の場合、ＥＰＲＯＭセルの＠面構造は第５図に示すよ
うになり、第１図（ｇｌに示した上記実施例のものに比
べてＮ−拡散層１４とＮ１散層１６，１７との深さ関係
およびダートエツジ下の深さ方向の不純物ａ度の分布が
若干異なり、その他の部分は同一であるので同一符号を
付している。
また、前記実施例では、Ｎ″″拡散層１４．１５をドレ
イン側、ソース側のそｎぞれに設けたが、第６図に示す
ようにドレイン側のみに設けるようにしてもよい。この
場合、製造工程としては、フローティングゲート４月の
多結晶シリコンパターンの側面部にＣＶＤ法による５ｔ
ｏ２膜１３を形成する剪ニ一層ノマスク′ｆｔ追〃口し
、メモリセル領域のソース側のみにヒ素をたとえば４０
ｋ＠Ｖ、２Ｘ １０’ ５ｃｍ−２の高ドーズ址でイ
オン注入することにより実現可能である。このようなＥ
ＰＲＯＭセル購造にょｎ ｒ（、ソース側のＮ″″拡散
層１４．１５が存在しないので、それによる寄生抵抗が
低減し、メモリセル電流が増大するという利点がある。
イン側、ソース側のそｎぞれに設けたが、第６図に示す
ようにドレイン側のみに設けるようにしてもよい。この
場合、製造工程としては、フローティングゲート４月の
多結晶シリコンパターンの側面部にＣＶＤ法による５ｔ
ｏ２膜１３を形成する剪ニ一層ノマスク′ｆｔ追〃口し
、メモリセル領域のソース側のみにヒ素をたとえば４０
ｋ＠Ｖ、２Ｘ １０’ ５ｃｍ−２の高ドーズ址でイ
オン注入することにより実現可能である。このようなＥ
ＰＲＯＭセル購造にょｎ ｒ（、ソース側のＮ″″拡散
層１４．１５が存在しないので、それによる寄生抵抗が
低減し、メモリセル電流が増大するという利点がある。
また、上記ソースおよびドレインを書込み時と読み出し
時とで逆に使用する（つまシ、畜込み時にはソース側の
Ｎ−散）ｆｊｌ１６をドレインとして使用し、読み出し
時にはＮ−拡散層１４．１５が設けらｎているドレイン
側のＮ１散層１７をドレインとして使用するンことが可
能であり、ＥＰＲＯＭセルの信頼性が向上する。
時とで逆に使用する（つまシ、畜込み時にはソース側の
Ｎ−散）ｆｊｌ１６をドレインとして使用し、読み出し
時にはＮ−拡散層１４．１５が設けらｎているドレイン
側のＮ１散層１７をドレインとして使用するンことが可
能であり、ＥＰＲＯＭセルの信頼性が向上する。
ま九、本発明の不揮発性半導体メモリは、メモリ集積回
路だけでなく、メモリ混載ｒバイスなどのオンチップ・
メモリにも適用でき、ＥＰＲＯＭだけでなく一括消去型
のＥ２ＦＲＯＭ等にも適用できることは勿論である。
路だけでなく、メモリ混載ｒバイスなどのオンチップ・
メモリにも適用でき、ＥＰＲＯＭだけでなく一括消去型
のＥ２ＦＲＯＭ等にも適用できることは勿論である。
［発明の効果］
上述したように本発明によれば、読み出し動作時におけ
る誤動作を防止でき、誓込み動作時におけるホットキャ
リアの増大およびチャネル領域の深い部分でのチャネル
・ぐスの発生の抑制が可能であって、書込み特性も良好
な不揮発性半導体メモリおよびその製造方法全提供する
ことができる。
る誤動作を防止でき、誓込み動作時におけるホットキャ
リアの増大およびチャネル領域の深い部分でのチャネル
・ぐスの発生の抑制が可能であって、書込み特性も良好
な不揮発性半導体メモリおよびその製造方法全提供する
ことができる。
第１図（ａ）乃至（２）〕は本発明の不揮発性半導体メ
モリの製造方法の一実施例に係る各工程でのウェハ断面
の一部を示す図、第２図（ａ） ｌ （ｂ） ｌ （ｃ
） ｄ第１図（ｇ）のＥＰＲＯＭセルにおけるドレイン
のｆ−）エツジ下の基板深さ方向および基板表面に沿う
方向の不純物濃度分布を示す図、第３図は第２図（ａ）
のＮ型不純物濃度の変化率を示す図、第７図は本発明の
他の実施例に係るＥＰＲＯＭセルを示す断面図、第７図
はｇｖ図のセルにおけるドレインのｒ−トエッジ下の基
板深さ方向の不純物開度分布を示す図、第６因は本発明
のさらに他の実施例に係るＥＰＲＯＭセルを示す断面図
、第７図は従来のＥＰＲＯＭセルを示す断面図である。 ｌ・・・Ｐ型子導体基板、３，５，６．８・・・絶縁膜
、４・・・７０−ティン１”ｌ’−ト、１０・・・コン
トロールｒ−ト、１１・・・オキシナイトライド＃ｌ
２１１３・・・シリコン酸化層、１４．１５・・・Ｎ−
拡散層、１６．１７・・・Ｎｔ散層、１８・・・Ｐ旭散
層
モリの製造方法の一実施例に係る各工程でのウェハ断面
の一部を示す図、第２図（ａ） ｌ （ｂ） ｌ （ｃ
） ｄ第１図（ｇ）のＥＰＲＯＭセルにおけるドレイン
のｆ−）エツジ下の基板深さ方向および基板表面に沿う
方向の不純物濃度分布を示す図、第３図は第２図（ａ）
のＮ型不純物濃度の変化率を示す図、第７図は本発明の
他の実施例に係るＥＰＲＯＭセルを示す断面図、第７図
はｇｖ図のセルにおけるドレインのｒ−トエッジ下の基
板深さ方向の不純物開度分布を示す図、第６因は本発明
のさらに他の実施例に係るＥＰＲＯＭセルを示す断面図
、第７図は従来のＥＰＲＯＭセルを示す断面図である。 ｌ・・・Ｐ型子導体基板、３，５，６．８・・・絶縁膜
、４・・・７０−ティン１”ｌ’−ト、１０・・・コン
トロールｒ−ト、１１・・・オキシナイトライド＃ｌ
２１１３・・・シリコン酸化層、１４．１５・・・Ｎ−
拡散層、１６．１７・・・Ｎｔ散層、１８・・・Ｐ旭散
層
Claims (4)
- （１）第１導電型の半導体基板と、この半導体基板の表
面領域で互いに離れた位置に形成され、それぞれソース
またはドレイン領域となる前記第１導電型とは逆の第２
導電型の第１および第２の半導体領域と、この第１およ
び第２の半導体領域の間のチャネル領域上に形成された
絶縁膜上に互いに絶縁膜によって分離されて設けられた
フローティングゲートおよびコントロールゲートと、前
記第１または第２の少なくとも一方の半導体領域の前記
チャネル領域側に形成され、前記第１または第２の半導
体領域よりも低濃度の第２導電型の第３の半導体領域と
、この第３の半導体領域の表面領域に形成され、この第
３の半導体領域よりも高濃度の第２導電型の第４の半導
体領域と、前記第３の半導体領域と半導体基板との間で
第３の半導体領域よりも基板表面から深く入った領域に
形成され、上記半導体基板と同導電型で基板よりも不純
物濃度が高い第５の半導体領域とを具備することを特徴
とする不揮発性半導体メモリ。 - （２）半導体基板上の絶縁膜上に不揮発性メモリセルの
フローティングゲートとなる多結晶シリコンゲートパタ
ーンを形成する工程と、少なくとも上記多結晶シリコン
ゲートパターンをマスクとして前記半導体基板と同導電
型の第１の不純物のイオンを注入する第１のイオン注入
工程と、こののち半導体基板とは逆導電型の第２の不純
物のイオンを注入する第２のイオン注入工程と、このの
ち上記第２のイオン注入工程とは異なるドーズ量の第２
の不純物のイオンを注入する第３のイオン注入工程と、
次いで前記フローティングゲートの側面部にシリコン酸
化膜を形成する工程と、この工程後における少なくとも
前記多結晶シリコンゲートパターンをマスクとして第２
の不純物のイオンを注入する第４のイオン注入工程とを
具備することを特徴とする不揮発性半導体メモリの製造
方法。 - （３）前記第２のイオン注入工程におけるイオン注入量
が第３のイオン注入工程におけるイオン注入量よりも高
ドーズであり、かつ第４のイオン注入工程によるイオン
注入量が第２のイオン注入工程におけるイオン注入量よ
りも高ドーズであることを特徴とする前記特許請求の範
囲第２項記載の不揮発性半導体メモリの製造方法。 - （４）前記第１のイオン注入工程においてはボロンイオ
ンを注入し、第２のイオン注入工程においてはヒ素イオ
ンを注入し、第３のイオン注入工程においてはヒ素イオ
ンもしくはリンイオンを注入し、第４のイオン注入工程
においてはヒ素イオンもしくはリンイオンを注入するこ
とを特徴とする前記特許請求の範囲第２項または第３項
記載の不揮発性半導体メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136315A JPH0642547B2 (ja) | 1987-05-30 | 1987-05-30 | 不揮発性半導体メモリおよびその製造方法 |
| US07/136,766 US4835740A (en) | 1986-12-26 | 1987-12-22 | Floating gate type semiconductor memory device |
| EP87311422A EP0273728B1 (en) | 1986-12-26 | 1987-12-23 | Semiconductor memory device and method of manufacturing the same |
| DE8787311422T DE3778331D1 (de) | 1986-12-26 | 1987-12-23 | Halbleiterspeicheranordnung und verfahren zu ihrer herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136315A JPH0642547B2 (ja) | 1987-05-30 | 1987-05-30 | 不揮発性半導体メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63301566A true JPS63301566A (ja) | 1988-12-08 |
| JPH0642547B2 JPH0642547B2 (ja) | 1994-06-01 |
Family
ID=15172335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136315A Expired - Fee Related JPH0642547B2 (ja) | 1986-12-26 | 1987-05-30 | 不揮発性半導体メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642547B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407853A (en) * | 1988-11-09 | 1995-04-18 | Hitachi, Ltd. | Method of making semiconductor integrated circuit device having single-element type non-volatile memory elements |
| US5780893A (en) * | 1995-12-28 | 1998-07-14 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure |
| JP2002516491A (ja) * | 1998-05-20 | 2002-06-04 | サイフアン・セミコンダクターズ・リミテツド | プログラミング・消去・サイクリングが改善されたｎｒｏｍセル |
| JP2002184879A (ja) * | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1987
- 1987-05-30 JP JP62136315A patent/JPH0642547B2/ja not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656522A (en) * | 1986-05-26 | 1997-08-12 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device having single-element type non-volatile memory elements |
| US5656839A (en) * | 1986-05-26 | 1997-08-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having single-element type nonvolatile memory elements |
| US6777282B2 (en) | 1988-11-09 | 2004-08-17 | Renesas Technology Corp. | Method of manufacturing a semiconductor memory device having a memory cell portion including MISFETs with a floating gate and a peripheral circuit portion with MISFETs |
| US5629541A (en) * | 1988-11-09 | 1997-05-13 | Hitachi, Ltd. | Semiconductor memory device constituted by single transistor type non-volatile cells and facilitated for both electrical erasing and writing of data |
| US7399667B2 (en) | 1988-11-09 | 2008-07-15 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device having single-element type non-volatile memory elements |
| US5904518A (en) * | 1988-11-09 | 1999-05-18 | Hitachi, Ltd. | Method of manufacturing a semiconductor IC device having single transistor type nonvolatile memory cells |
| US5407853A (en) * | 1988-11-09 | 1995-04-18 | Hitachi, Ltd. | Method of making semiconductor integrated circuit device having single-element type non-volatile memory elements |
| US6255690B1 (en) | 1988-11-09 | 2001-07-03 | Hitachi, Ltd. | Non-volatile semiconductor memory device |
| US7071050B2 (en) | 1988-11-09 | 2006-07-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having single-element type non-volatile memory elements |
| US6960501B2 (en) | 1988-11-09 | 2005-11-01 | Renesas Technology Corp. | Method of manufacturing a semiconductor memory device having a non-volatile memory cell portion with single misfet transistor type memory cells and a peripheral circuit portion with misfets |
| US6451643B2 (en) | 1988-11-09 | 2002-09-17 | Hitachi, Ltd. | Method of manufacturing a semiconductor device having non-volatile memory cell portion with single transistor type memory cells and peripheral portion with MISFETs |
| US6232182B1 (en) | 1995-12-28 | 2001-05-15 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure and method of manufacturing the same |
| US5780893A (en) * | 1995-12-28 | 1998-07-14 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure |
| JP2002516491A (ja) * | 1998-05-20 | 2002-06-04 | サイフアン・セミコンダクターズ・リミテツド | プログラミング・消去・サイクリングが改善されたｎｒｏｍセル |
| JP2002184879A (ja) * | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642547B2 (ja) | 1994-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |