JPH0642547B2 - 不揮発性半導体メモリおよびその製造方法 - Google Patents
不揮発性半導体メモリおよびその製造方法Info
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- JPH0642547B2 JPH0642547B2 JP62136315A JP13631587A JPH0642547B2 JP H0642547 B2 JPH0642547 B2 JP H0642547B2 JP 62136315 A JP62136315 A JP 62136315A JP 13631587 A JP13631587 A JP 13631587A JP H0642547 B2 JPH0642547 B2 JP H0642547B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、不揮発性半導体メモリおよびその製造方法に
係り、特にコントロールゲートとフローティングゲート
とを有する情報の書き換えが可能な読出し専用メモリセ
ルおよびその形成方法に関する。
係り、特にコントロールゲートとフローティングゲート
とを有する情報の書き換えが可能な読出し専用メモリセ
ルおよびその形成方法に関する。
（従来の技術） 不揮発性半導体メモリ、たとえばEPROM（Erassable Pro
grammable Read Only Memory）のメモリセルに情報を書
き込む場合には、コントロールゲートを正の高電位にし
て基板表面にチャネルを形成し、ドレインに正の電圧を
印加する。このとき、チャネル内を走行する電子は、特
にドレイン近傍に発生した高電界により高エネルギを受
け、フローティングゲート下の絶縁膜によるエネルギ障
壁を越えてフローティングゲートに電子が注入されるよ
うになり、この注入が行われた状態が書き込み状態であ
る。
grammable Read Only Memory）のメモリセルに情報を書
き込む場合には、コントロールゲートを正の高電位にし
て基板表面にチャネルを形成し、ドレインに正の電圧を
印加する。このとき、チャネル内を走行する電子は、特
にドレイン近傍に発生した高電界により高エネルギを受
け、フローティングゲート下の絶縁膜によるエネルギ障
壁を越えてフローティングゲートに電子が注入されるよ
うになり、この注入が行われた状態が書き込み状態であ
る。
ところで、上記メモリセルの構造の微細化のために、そ
のチャネル長を短かくし、サブミクロン領域のチャネル
長を形成した場合には、前述のように高電圧を印加する
書き込み動作時だけでなく、比較的低電圧で実行される
読み出し動作時においてもドレイン近傍に高電界が発生
する。このような読み出し動作時における高電界の発生
により、フローティングゲートへの電子の誤書き込みが
発生し、記憶データを破壊する場合があり、長時間の動
作における信頼性の低下をきたす等の問題がある。
のチャネル長を短かくし、サブミクロン領域のチャネル
長を形成した場合には、前述のように高電圧を印加する
書き込み動作時だけでなく、比較的低電圧で実行される
読み出し動作時においてもドレイン近傍に高電界が発生
する。このような読み出し動作時における高電界の発生
により、フローティングゲートへの電子の誤書き込みが
発生し、記憶データを破壊する場合があり、長時間の動
作における信頼性の低下をきたす等の問題がある。
そこで、このような読み出し動作時における誤動作を避
けるために、第７図に示すような構造のメモリセルが考
えられている。即ち、図中、７１はＰ型のシリコン基
板、７２および７３はソースおよびドレインとなるＮ＋
拡散層、７４はゲート絶縁膜、７５はフローティングゲ
ート、７６はコントロールゲートであり、さらに上記ド
レインとなるＮ＋拡散層７３のチャネル側にはＮ−拡散
層７７が接して形成されている。上記Ｎ−拡散層７７の
存在によって、ドレイン領域での電界を緩和することが
できるので、前述したような読み出し動作時における誤
動作を防止することが可能である。
けるために、第７図に示すような構造のメモリセルが考
えられている。即ち、図中、７１はＰ型のシリコン基
板、７２および７３はソースおよびドレインとなるＮ＋
拡散層、７４はゲート絶縁膜、７５はフローティングゲ
ート、７６はコントロールゲートであり、さらに上記ド
レインとなるＮ＋拡散層７３のチャネル側にはＮ−拡散
層７７が接して形成されている。上記Ｎ−拡散層７７の
存在によって、ドレイン領域での電界を緩和することが
できるので、前述したような読み出し動作時における誤
動作を防止することが可能である。
しかし、上記したような不純物濃度が低い低濃度領域
（Ｎ−拡散層７７）を用いたセル構造は、書込み特性が
悪いという重大な欠点がある。即ち、Ｎ−拡散層７７に
よってドレイン電界を下げているので、チャネル領域を
走行する電子に充分なエネルギを与えることができず、
フローティングゲート７５への電子の注入効率が低下す
るからである。
（Ｎ−拡散層７７）を用いたセル構造は、書込み特性が
悪いという重大な欠点がある。即ち、Ｎ−拡散層７７に
よってドレイン電界を下げているので、チャネル領域を
走行する電子に充分なエネルギを与えることができず、
フローティングゲート７５への電子の注入効率が低下す
るからである。
上記したような問題点を解決するために、本願出願人は
既に特願昭６１年３０８６１０号により提案を行った。
この提案は、前記Ｎ−拡散層７７の表面領域にＮ＋領域
を形成することによって、書込み動作時に電流が上記Ｎ
＋領域に流れるようになり、フローティングゲート７５
への電子の注入効率を高くすることが可能になる。
既に特願昭６１年３０８６１０号により提案を行った。
この提案は、前記Ｎ−拡散層７７の表面領域にＮ＋領域
を形成することによって、書込み動作時に電流が上記Ｎ
＋領域に流れるようになり、フローティングゲート７５
への電子の注入効率を高くすることが可能になる。
しかし、上記書き込み動作時に、チャネル領域の深い部
分にチャネルパスが発生し易いので、ドレイン部に十分
な高電界が発生し難く、必らずしもフローティングゲー
トへの電子の注入効率が十分高いとは云えない。
分にチャネルパスが発生し易いので、ドレイン部に十分
な高電界が発生し難く、必らずしもフローティングゲー
トへの電子の注入効率が十分高いとは云えない。
（発明が解決しようとする問題点） 本発明は、前記したようにフローティングゲートを有す
る従来の不揮発性メモリセルは読み出し動作時の誤動作
を防ごうとするとその書込み特性が悪化してしまうとい
う問題点を改善すべくなされたもので、読み出し動作時
における誤動作を防止し得ると共に書込み特性も良好な
不揮発性半導体メモリおよびその製造方法を提供するこ
とを目的とする。
る従来の不揮発性メモリセルは読み出し動作時の誤動作
を防ごうとするとその書込み特性が悪化してしまうとい
う問題点を改善すべくなされたもので、読み出し動作時
における誤動作を防止し得ると共に書込み特性も良好な
不揮発性半導体メモリおよびその製造方法を提供するこ
とを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の不揮発性半導体メモリは、フローティングゲー
トを有する不揮発性メモリセルにおけるドレイン（また
はソースの少なくとも一方）のチャネル領域側に上記領
域よりも低濃度の低濃度領域を有し、この低濃度の領域
の表面に、この低濃度領域よりも高濃度の高濃度領域を
有し、さらに前記低濃度領域と半導体基板との間で上記
低濃度領域よりも基板側に深く入った領域に上記半導体
基板と同導電型であって半導体基板よりも高濃度の領域
が形成されていることを特徴とする。
トを有する不揮発性メモリセルにおけるドレイン（また
はソースの少なくとも一方）のチャネル領域側に上記領
域よりも低濃度の低濃度領域を有し、この低濃度の領域
の表面に、この低濃度領域よりも高濃度の高濃度領域を
有し、さらに前記低濃度領域と半導体基板との間で上記
低濃度領域よりも基板側に深く入った領域に上記半導体
基板と同導電型であって半導体基板よりも高濃度の領域
が形成されていることを特徴とする。
また、本発明の不揮発性半導体メモリの製造方法は、メ
モリセルのフローティングゲートを形成したのち、少な
くともフローティングゲートをマスクとして半導体基板
よりも高濃度の領域を形成するために半導体基板と同導
電型の第１の不純物のイオンを半導体基板に注入し、こ
ののち半導体基板とは逆導電型の第２の不純物のイオン
を半導体基板に注入し、こののち異なるドーズ量で第２
の不純物のイオンを半導体基板に注入し、次に前記フロ
ーティングゲートの側面部にシリコン酸化膜を堆積し、
少なくとも上記フローティングゲートをマスクとしてソ
ースまたはドレインを形成するために第２の不純物のイ
オンを半導体基板を注入することを特徴とする。
モリセルのフローティングゲートを形成したのち、少な
くともフローティングゲートをマスクとして半導体基板
よりも高濃度の領域を形成するために半導体基板と同導
電型の第１の不純物のイオンを半導体基板に注入し、こ
ののち半導体基板とは逆導電型の第２の不純物のイオン
を半導体基板に注入し、こののち異なるドーズ量で第２
の不純物のイオンを半導体基板に注入し、次に前記フロ
ーティングゲートの側面部にシリコン酸化膜を堆積し、
少なくとも上記フローティングゲートをマスクとしてソ
ースまたはドレインを形成するために第２の不純物のイ
オンを半導体基板を注入することを特徴とする。
（作用） 前記したような不純物濃度の分布を有する不揮発性メモ
リセルによれば、読み出し動作時には低濃度領域の存在
によってドレイン電界が低くなり、チャネル電流は上記
低濃度領域を流れるようになり、フローティングゲート
への電子の注入効率が低減し、誤書き込みの発生率は低
下する。また、ドレインおよびコントロールゲートに高
電圧が印加される書き込み動作時においては、ドレイン
に隣接する高濃度領域に高いドレイン電界が発生し、チ
ャネル電流が上記高濃度領域を通過するのでホットキャ
リアの発生が増す。さらに、半導体基板と同導電型の高
濃度領域の存在によって、ドレインに高電圧が印加され
たときにソース・ドレイン間のチャネル領域の深い部分
にチャネルパスが発生することを抑制することが可能に
なり、ドレイン部に高電界が発生し易くなる。
リセルによれば、読み出し動作時には低濃度領域の存在
によってドレイン電界が低くなり、チャネル電流は上記
低濃度領域を流れるようになり、フローティングゲート
への電子の注入効率が低減し、誤書き込みの発生率は低
下する。また、ドレインおよびコントロールゲートに高
電圧が印加される書き込み動作時においては、ドレイン
に隣接する高濃度領域に高いドレイン電界が発生し、チ
ャネル電流が上記高濃度領域を通過するのでホットキャ
リアの発生が増す。さらに、半導体基板と同導電型の高
濃度領域の存在によって、ドレインに高電圧が印加され
たときにソース・ドレイン間のチャネル領域の深い部分
にチャネルパスが発生することを抑制することが可能に
なり、ドレイン部に高電界が発生し易くなる。
（実施例） 以下、図面を参照して本発明の一実施例をＮチャネルEP
ROMに適用した場合について詳細に説明する。
ROMに適用した場合について詳細に説明する。
第１図(a)乃至(g)はEPROMの製造工程における半導体ウ
エハの一部分の断面構造を示している。この製造工程に
おいて、先ず第１図(a)に示すように、半導体基板１上
に通常の素子分離法により所望の素子分離領域２を形成
し、素子領域にゲート絶縁膜３を形成する。次に、セル
予定領域の所望領域にセルの閾値電圧コントロール用の
イオン注入を行ったのち第１図(b)に示すように、基板
全面に第１の多結晶シリコン膜４をLPCVD法（減圧気相
成長法）により２０００Åの厚さとなるように形成し、
上記多結晶シリコン膜４上に熱酸化法によりシリコン酸
化膜５を１５０Åの厚さとなるように形成する。さら
に、LPCVD法によりシリコン窒化膜６を１５０Åの厚さ
となるように形成したのち、EPROMセル（メモリセル）
のフローティングゲートを形成するために所望のパター
ンのレジストパターン７を形成し、このレジストパター
ン７をマスクとして前記シリコン窒化膜６、シリコン酸
化膜５、第１の多結晶シリコン膜４を加工する。このと
き、メモリセル形成用のメモリセル領域の断面構造は、
第１図(b)の左側部分によって代表的に示され、メモリ
周辺回路を形成するための周辺領域の断面構造は、第１
図(b)の右側部分によって示されるように、第１の多結
晶シリコン膜４、シリコン酸化膜５、シリコン窒化膜６
がそれぞれ除去されている。次に、前記レジストパター
ン７を除去し、周辺回路に使用されるMIS FET（絶縁ゲ
ート型電界効果トランジスタ）の種類に応じて閾値制御
用の所望の不純物のイオン注入を行ったのち、周辺領域
のゲート酸化膜３を除去し、基板１を洗浄する。次に、
基板全体を熱酸化し、第１図(c)に示すように、基板上
に３００Åの厚さとなるようにシリコン酸化膜３′を形
成し、同時にメモリセル領域における第１の多結晶シリ
コン膜４上に形成されているシリコン窒化膜６上に１０
〜１５Åの厚さとなるようにシリコン酸化膜８を形成す
る。この際、上記第１の多結晶シリコン膜４の側面部に
その酸化によるシリコン酸化膜９を形成する。次に、LP
CVD法により、基板全面に第２の多結晶シリコン膜１０
を３０００Åの厚さとなるように形成する。次に、第１
図(d)に示すように、第２の多結晶シリコン膜１０上にL
PCVD法によりオキシナイトライド膜１１を１０００Åの
厚さとなるように形成する。このときの処理条件は、真
空度は２００Pa、反応ガスはSiH2Cl2、N2O、NH3を流量
比で１００対２５０対５００となるように加えたもので
あり、温度は８００℃である。ここで、第１図(d)に示
す断面のうち、メモリセル領域は、第１図(c)に示した
断面におけるＡ−Ａ′線に沿う断面を示しており、以後
は第１図(d)と同様の方向の断面を示す。次に、周知の
露光技術を用いて所望のレジストパターン（図示せず）
を形成し、メモリセル領域のワード線用レジストパター
ンと周辺回路FETの多結晶シリコンゲート用レジストパ
ターンとを同時に形成し、このレジストパターンをマス
クとして、第１図(e)に示すように、オキシナイトライ
ド膜１１と第２の多結晶シリコン膜１０とシリコン酸化
膜８とシリコン窒化膜６とシリコン酸化膜５を選択的に
エッチングする。次に、上記レジストパターンを除去
し、基板を洗浄したのち周辺領域をレジストで被覆し、
前記オキシナイトライド膜１１をマスクとしてメモリセ
ル領域の第１の多結晶シリコン膜４を選択的にエッチン
グする。このようにして、前記第２の多結晶シリコン膜
１０からなるメモリセル領域ワード線（コントロールゲ
ート）と周辺領域・ゲート電極および第１の多結晶シリ
コン膜４からなるメモリセル領域フローティングゲート
が形成される。次に、上記コントロールゲートとフロー
ティングゲート４をマスクとしてメモリセル領域に８０
keVの加速電圧で５×1012cm-2のドーズ量のボロン(B)イ
オンの注入を行い、引き続いて４０keVで２×1014cm-2
のヒ素（As）イオンの注入を行い、さらに５０keVで１
×1013cm-2のヒ素（As）イオンの注入を行う。このと
き、周辺領域のＮチャネルMOS FET形成部にも、上記メ
モリセル領域と同様にイオン注入を行うことができる。
次に、前記第２、第１の多結晶シリコン膜１０，４のエ
ッチング後に露出しているシリコン酸化膜３，３′を除
去し、基板全面を洗浄する。次に、第１図(f)に示すよ
うに、シリコン基板表面にシリコン酸化膜１２を３００
Åの厚さとなるように９５０℃、Ｏ２雰囲気中で形成
し、LPCVD法により基板表面にシリコン酸化膜１３を200
0Åの厚さとなるように形成する。次に、上記シリコン
酸化膜１２を異方性ドライエッチング法によりエッチン
グし、多結晶シリコンパターンの側面部にシリコン酸化
膜１３を残存させる。次に、基板を洗浄したのち、周辺
領域のＮチャネルMOS FETのソース領域、ドレイン領域
およびメモリセル領域のメモリセルトランジスタのソー
ス領域、ドレイン領域に４０keVで５×1015cm-2のドー
ズ量のヒ素イオン（もしくはリンイオン）を注入する。
次に、基板全体に被覆用絶縁膜としてCVD法によるSiO2
膜を３０００Åの厚さとなるように形成し、さらにPSG
（リンケイ酸ガラス）膜を１００００Åの厚さとなるよ
うに形成し、活性化のために950℃で３０分アニールし
たのち電極配線用コンタクト孔を開孔して所望のアルミ
ニウム配線を形成してEPROMを形成する。このようにし
て形成されたEPROMにおけるEPROMセルは、第１図(g)に
示すような断面構造を有している。即ち、フローティン
グゲート４のソース側エッジ部、ドレイン側エッジ部の
下方の基板に、拡散深さが異なると共に不純物濃度が異
なる２種のＮ−拡散層１４，１５が二重に重なって形成
されている。このＮ−拡散層１４，１５は、ソース・ド
レイン領域のＮ＋拡散層１６，１７よりも低濃度であっ
て上記ソース・ドレイン領域にそれぞれ接している。こ
の場合、上側（基板表面側）のＮ−拡散層１５が下側の
Ｎ−拡散層１４よりも不純物濃度が高い。さらに、上記
Ｎ−拡散層１４，１５のチャネル領域側に接してＰ＋拡
散層１８が形成されている。
エハの一部分の断面構造を示している。この製造工程に
おいて、先ず第１図(a)に示すように、半導体基板１上
に通常の素子分離法により所望の素子分離領域２を形成
し、素子領域にゲート絶縁膜３を形成する。次に、セル
予定領域の所望領域にセルの閾値電圧コントロール用の
イオン注入を行ったのち第１図(b)に示すように、基板
全面に第１の多結晶シリコン膜４をLPCVD法（減圧気相
成長法）により２０００Åの厚さとなるように形成し、
上記多結晶シリコン膜４上に熱酸化法によりシリコン酸
化膜５を１５０Åの厚さとなるように形成する。さら
に、LPCVD法によりシリコン窒化膜６を１５０Åの厚さ
となるように形成したのち、EPROMセル（メモリセル）
のフローティングゲートを形成するために所望のパター
ンのレジストパターン７を形成し、このレジストパター
ン７をマスクとして前記シリコン窒化膜６、シリコン酸
化膜５、第１の多結晶シリコン膜４を加工する。このと
き、メモリセル形成用のメモリセル領域の断面構造は、
第１図(b)の左側部分によって代表的に示され、メモリ
周辺回路を形成するための周辺領域の断面構造は、第１
図(b)の右側部分によって示されるように、第１の多結
晶シリコン膜４、シリコン酸化膜５、シリコン窒化膜６
がそれぞれ除去されている。次に、前記レジストパター
ン７を除去し、周辺回路に使用されるMIS FET（絶縁ゲ
ート型電界効果トランジスタ）の種類に応じて閾値制御
用の所望の不純物のイオン注入を行ったのち、周辺領域
のゲート酸化膜３を除去し、基板１を洗浄する。次に、
基板全体を熱酸化し、第１図(c)に示すように、基板上
に３００Åの厚さとなるようにシリコン酸化膜３′を形
成し、同時にメモリセル領域における第１の多結晶シリ
コン膜４上に形成されているシリコン窒化膜６上に１０
〜１５Åの厚さとなるようにシリコン酸化膜８を形成す
る。この際、上記第１の多結晶シリコン膜４の側面部に
その酸化によるシリコン酸化膜９を形成する。次に、LP
CVD法により、基板全面に第２の多結晶シリコン膜１０
を３０００Åの厚さとなるように形成する。次に、第１
図(d)に示すように、第２の多結晶シリコン膜１０上にL
PCVD法によりオキシナイトライド膜１１を１０００Åの
厚さとなるように形成する。このときの処理条件は、真
空度は２００Pa、反応ガスはSiH2Cl2、N2O、NH3を流量
比で１００対２５０対５００となるように加えたもので
あり、温度は８００℃である。ここで、第１図(d)に示
す断面のうち、メモリセル領域は、第１図(c)に示した
断面におけるＡ−Ａ′線に沿う断面を示しており、以後
は第１図(d)と同様の方向の断面を示す。次に、周知の
露光技術を用いて所望のレジストパターン（図示せず）
を形成し、メモリセル領域のワード線用レジストパター
ンと周辺回路FETの多結晶シリコンゲート用レジストパ
ターンとを同時に形成し、このレジストパターンをマス
クとして、第１図(e)に示すように、オキシナイトライ
ド膜１１と第２の多結晶シリコン膜１０とシリコン酸化
膜８とシリコン窒化膜６とシリコン酸化膜５を選択的に
エッチングする。次に、上記レジストパターンを除去
し、基板を洗浄したのち周辺領域をレジストで被覆し、
前記オキシナイトライド膜１１をマスクとしてメモリセ
ル領域の第１の多結晶シリコン膜４を選択的にエッチン
グする。このようにして、前記第２の多結晶シリコン膜
１０からなるメモリセル領域ワード線（コントロールゲ
ート）と周辺領域・ゲート電極および第１の多結晶シリ
コン膜４からなるメモリセル領域フローティングゲート
が形成される。次に、上記コントロールゲートとフロー
ティングゲート４をマスクとしてメモリセル領域に８０
keVの加速電圧で５×1012cm-2のドーズ量のボロン(B)イ
オンの注入を行い、引き続いて４０keVで２×1014cm-2
のヒ素（As）イオンの注入を行い、さらに５０keVで１
×1013cm-2のヒ素（As）イオンの注入を行う。このと
き、周辺領域のＮチャネルMOS FET形成部にも、上記メ
モリセル領域と同様にイオン注入を行うことができる。
次に、前記第２、第１の多結晶シリコン膜１０，４のエ
ッチング後に露出しているシリコン酸化膜３，３′を除
去し、基板全面を洗浄する。次に、第１図(f)に示すよ
うに、シリコン基板表面にシリコン酸化膜１２を３００
Åの厚さとなるように９５０℃、Ｏ２雰囲気中で形成
し、LPCVD法により基板表面にシリコン酸化膜１３を200
0Åの厚さとなるように形成する。次に、上記シリコン
酸化膜１２を異方性ドライエッチング法によりエッチン
グし、多結晶シリコンパターンの側面部にシリコン酸化
膜１３を残存させる。次に、基板を洗浄したのち、周辺
領域のＮチャネルMOS FETのソース領域、ドレイン領域
およびメモリセル領域のメモリセルトランジスタのソー
ス領域、ドレイン領域に４０keVで５×1015cm-2のドー
ズ量のヒ素イオン（もしくはリンイオン）を注入する。
次に、基板全体に被覆用絶縁膜としてCVD法によるSiO2
膜を３０００Åの厚さとなるように形成し、さらにPSG
（リンケイ酸ガラス）膜を１００００Åの厚さとなるよ
うに形成し、活性化のために950℃で３０分アニールし
たのち電極配線用コンタクト孔を開孔して所望のアルミ
ニウム配線を形成してEPROMを形成する。このようにし
て形成されたEPROMにおけるEPROMセルは、第１図(g)に
示すような断面構造を有している。即ち、フローティン
グゲート４のソース側エッジ部、ドレイン側エッジ部の
下方の基板に、拡散深さが異なると共に不純物濃度が異
なる２種のＮ−拡散層１４，１５が二重に重なって形成
されている。このＮ−拡散層１４，１５は、ソース・ド
レイン領域のＮ＋拡散層１６，１７よりも低濃度であっ
て上記ソース・ドレイン領域にそれぞれ接している。こ
の場合、上側（基板表面側）のＮ−拡散層１５が下側の
Ｎ−拡散層１４よりも不純物濃度が高い。さらに、上記
Ｎ−拡散層１４，１５のチャネル領域側に接してＰ＋拡
散層１８が形成されている。
上記構造において、ドレイン側のゲートエッジ下におけ
る典型的な不純物濃度分布は、第２図(a)に示すように
基板の深さをＸ、基板表面に沿う水平位置をＹで表わす
と、深さ方向については第２図(b)、水平方向について
は第２図(c)に示すようになる。上記深さ方向における
Ｎ型不純物濃度の変化率は第３図に示すように基板深さ
が深くなるにつれて次第に大きくなり、ある深さで極大
値Ｐを持つという特徴がある。また、第２図(b)，(c)に
おいて、Ｐ型不純物（ボロン）は基板深さが深くなるに
つれて濃度が低下し、ドレインからチャネル側に向うに
つれて濃度が低下する分布を示している。
る典型的な不純物濃度分布は、第２図(a)に示すように
基板の深さをＸ、基板表面に沿う水平位置をＹで表わす
と、深さ方向については第２図(b)、水平方向について
は第２図(c)に示すようになる。上記深さ方向における
Ｎ型不純物濃度の変化率は第３図に示すように基板深さ
が深くなるにつれて次第に大きくなり、ある深さで極大
値Ｐを持つという特徴がある。また、第２図(b)，(c)に
おいて、Ｐ型不純物（ボロン）は基板深さが深くなるに
つれて濃度が低下し、ドレインからチャネル側に向うに
つれて濃度が低下する分布を示している。
上記構造を有するEPROMセルによれば、ソース１６、ド
レイン１５とチャネル領域との間に高濃度のＰ＋拡散層
１８が形成されているので、高いドレイン電圧を印加し
ても、所謂パンチスルーと呼ばれる基板深部を電子が流
れる現象が発生し難い。従って、書き込み動作時にドレ
インに高電圧を印加することが可能になり、ドレイン電
界を高くすることが可能になり、フローティングゲート
４への電子の注入効率を高めることができる。さらに、
ソース・ドレインのチャネル側は、低濃度のＮ−拡散層
１４の内側にそれよりも若干高濃度のＮ−拡散層１５が
存在している。これにより、ゲート電圧の低い読み出し
動作時には、チャネルを走行する電子は、ゲートエッジ
部でゲート電位からの影響が弱められ、上記低濃度のＮ
−拡散層１４のところで基板の深い方向に下がり、この
Ｎ−拡散層１４内を通過するようになる。従って、ドレ
イン電界が低められるほか、ホットエレクトロンの発生
は基板の深いところで多くなるので、フローティングゲ
ート４への電子の到達率は減少する。一方、書き込み動
作時においては、高いゲート電圧が印加されることか
ら、チャネルを走行する電子はゲートエッジ下でゲート
電位の影響をより強く受けるので基板表面を流れ続け、
高濃度のＮ−拡散層１５内を通過する。これにより、電
子はより高電界の部分を通過し、またホットエレクトロ
ンの発生する場所もより表面側に移る。従って、フロー
ティングゲート４への電子の注入効率は増加し、書込み
特性が向上する。
レイン１５とチャネル領域との間に高濃度のＰ＋拡散層
１８が形成されているので、高いドレイン電圧を印加し
ても、所謂パンチスルーと呼ばれる基板深部を電子が流
れる現象が発生し難い。従って、書き込み動作時にドレ
インに高電圧を印加することが可能になり、ドレイン電
界を高くすることが可能になり、フローティングゲート
４への電子の注入効率を高めることができる。さらに、
ソース・ドレインのチャネル側は、低濃度のＮ−拡散層
１４の内側にそれよりも若干高濃度のＮ−拡散層１５が
存在している。これにより、ゲート電圧の低い読み出し
動作時には、チャネルを走行する電子は、ゲートエッジ
部でゲート電位からの影響が弱められ、上記低濃度のＮ
−拡散層１４のところで基板の深い方向に下がり、この
Ｎ−拡散層１４内を通過するようになる。従って、ドレ
イン電界が低められるほか、ホットエレクトロンの発生
は基板の深いところで多くなるので、フローティングゲ
ート４への電子の到達率は減少する。一方、書き込み動
作時においては、高いゲート電圧が印加されることか
ら、チャネルを走行する電子はゲートエッジ下でゲート
電位の影響をより強く受けるので基板表面を流れ続け、
高濃度のＮ−拡散層１５内を通過する。これにより、電
子はより高電界の部分を通過し、またホットエレクトロ
ンの発生する場所もより表面側に移る。従って、フロー
ティングゲート４への電子の注入効率は増加し、書込み
特性が向上する。
また、前記したような製造工程によれば、上記したよう
な効果を有するEPROMセルを既知の製造技術の組合せに
より実現できる。しかも、第１図(e)に示した工程にお
いて、第１の多結晶シリコン膜４を選択的にエッチング
する際にオキシナイトライド膜１１をマスクとして使用
しているので、たとえばSiO2膜をマスクとする場合に比
べて上記多結晶シリコン膜４のサイドエッチ量を低減さ
せることが可能になり、加工性が向上するという利点が
ある。
な効果を有するEPROMセルを既知の製造技術の組合せに
より実現できる。しかも、第１図(e)に示した工程にお
いて、第１の多結晶シリコン膜４を選択的にエッチング
する際にオキシナイトライド膜１１をマスクとして使用
しているので、たとえばSiO2膜をマスクとする場合に比
べて上記多結晶シリコン膜４のサイドエッチ量を低減さ
せることが可能になり、加工性が向上するという利点が
ある。
なお、本発明は上記実施例に限られるものではなく、Ｎ
−拡散層１４，１５の形成工程として上記実施例ではヒ
素、ヒ素のイオン注入を行ったが、リン(P)ヒ素のイオ
ン注入を行うようにしてもよい。この場合、ドレイン側
のゲートエッジ下の典型的な不純物分布は、Ｘ方向につ
いては第４図に示すようになり、Ｙ方向については第２
図(c)に示したものと同様である。また、上記の場合、E
PROMセルの断面構造は第５図に示すようになり、第１図
(g)に示した上記実施例のものに比べてＮ−拡散層１４
とＮ＋拡散層１６，１７との深さ関係およびゲートエッ
ジ下の深さ方向の不純物濃度の分布が若干異なり、その
他の部分は同一であるので同一符号を付している。
−拡散層１４，１５の形成工程として上記実施例ではヒ
素、ヒ素のイオン注入を行ったが、リン(P)ヒ素のイオ
ン注入を行うようにしてもよい。この場合、ドレイン側
のゲートエッジ下の典型的な不純物分布は、Ｘ方向につ
いては第４図に示すようになり、Ｙ方向については第２
図(c)に示したものと同様である。また、上記の場合、E
PROMセルの断面構造は第５図に示すようになり、第１図
(g)に示した上記実施例のものに比べてＮ−拡散層１４
とＮ＋拡散層１６，１７との深さ関係およびゲートエッ
ジ下の深さ方向の不純物濃度の分布が若干異なり、その
他の部分は同一であるので同一符号を付している。
また、前記実施例では、Ｎ−拡散層１４，１５をドレイ
ン側、ソース側のそれぞれに設けたが、第６図に示すよ
うにドレイン側のみに設けるようにしてもよい。この場
合、製造工程としては、フローティングゲート４用の多
結晶シリコンパターンの側面部にCVD法によるSiO2膜１
３を形成する前に一層のマスクを追加し、メモリセル領
域のソース側のみにヒ素をたとえば４０keV、２×1015c
m-2の高ドーズ量でイオン注入することにより実現可能
である。このようなEPROMセル構造によれば、ソース側
のＮ−拡散層１４，１５が存在しないので、それによる
寄生抵抗が低減し、メモリセル電流が増大するという利
点がある。また、上記ソースおよびドレインを書込み時
と読み出し時とで逆に使用する（つまり、書込み時には
ソース側のＮ＋拡散層１６をドレインとして使用し、読
み出し時にはＮ−拡散層１４，１５が設けられているド
レイン側のＮ＋拡散層１７をドレインとして使用する）
ことが可能であり、EPROMセルの信頼性が向上する。
ン側、ソース側のそれぞれに設けたが、第６図に示すよ
うにドレイン側のみに設けるようにしてもよい。この場
合、製造工程としては、フローティングゲート４用の多
結晶シリコンパターンの側面部にCVD法によるSiO2膜１
３を形成する前に一層のマスクを追加し、メモリセル領
域のソース側のみにヒ素をたとえば４０keV、２×1015c
m-2の高ドーズ量でイオン注入することにより実現可能
である。このようなEPROMセル構造によれば、ソース側
のＮ−拡散層１４，１５が存在しないので、それによる
寄生抵抗が低減し、メモリセル電流が増大するという利
点がある。また、上記ソースおよびドレインを書込み時
と読み出し時とで逆に使用する（つまり、書込み時には
ソース側のＮ＋拡散層１６をドレインとして使用し、読
み出し時にはＮ−拡散層１４，１５が設けられているド
レイン側のＮ＋拡散層１７をドレインとして使用する）
ことが可能であり、EPROMセルの信頼性が向上する。
また、本発明の不揮発性半導体メモリは、メモリ集積回
路だけでなく、メモリ混載デバイスなどのオンチップ・
メモリにも適用でき、EPROMだけでなく一括消去型のE2P
ROM等にも適用できることは勿論である。
路だけでなく、メモリ混載デバイスなどのオンチップ・
メモリにも適用でき、EPROMだけでなく一括消去型のE2P
ROM等にも適用できることは勿論である。
［発明の効果］ 上述したように本発明によれば、読み出し動作時におけ
る誤動作を防止でき、書き込み動作時におけるホットキ
ァリアの増大およびチャネル領域の深い部分でのチャネ
ルパスの発生の抑制が可能であって、書込み特性も良好
な不揮発性半導体メモリおよびその製造方法を提供する
ことができる。
る誤動作を防止でき、書き込み動作時におけるホットキ
ァリアの増大およびチャネル領域の深い部分でのチャネ
ルパスの発生の抑制が可能であって、書込み特性も良好
な不揮発性半導体メモリおよびその製造方法を提供する
ことができる。
第１図(a)乃至(g)は本発明の不揮発性半導体メモリの製
造方法の一実施例に係る各工程でのウエハ断面の一部を
示す図、第２図(a)，(b)，(c)は第１図(g)のEPROMセル
におけるドレインのゲートエッジ下の基板深さ方向およ
び基板表面に沿う方向の不純物濃度分布を示す図、第３
図は第２図(a)のＮ型不純物濃度の変化率を示す図、第
５図は本発明の他の実施例に係るEPROMセルを示す断面
図、第４図は第５図のセルにおけるドレインのゲートエ
ッジ下の基板深さ方向の不純物濃度分布を示す図、第６
図は本発明のさらに他の実施例に係るEPROMセルを示す
断面図、第７図は従来のEPROMセルを示す断面図であ
る。 １…Ｐ型半導体基板、３，５，６，８…絶縁膜、４…フ
ローティングゲート、１０…コントロールゲート、１１
…オキシナイトライド膜、１２，１３…シリコン酸化
膜、１４，１５…Ｎ−拡散層、１６，１７…Ｎ＋拡散
層、１８…Ｐ＋拡散層
造方法の一実施例に係る各工程でのウエハ断面の一部を
示す図、第２図(a)，(b)，(c)は第１図(g)のEPROMセル
におけるドレインのゲートエッジ下の基板深さ方向およ
び基板表面に沿う方向の不純物濃度分布を示す図、第３
図は第２図(a)のＮ型不純物濃度の変化率を示す図、第
５図は本発明の他の実施例に係るEPROMセルを示す断面
図、第４図は第５図のセルにおけるドレインのゲートエ
ッジ下の基板深さ方向の不純物濃度分布を示す図、第６
図は本発明のさらに他の実施例に係るEPROMセルを示す
断面図、第７図は従来のEPROMセルを示す断面図であ
る。 １…Ｐ型半導体基板、３，５，６，８…絶縁膜、４…フ
ローティングゲート、１０…コントロールゲート、１１
…オキシナイトライド膜、１２，１３…シリコン酸化
膜、１４，１５…Ｎ−拡散層、１６，１７…Ｎ＋拡散
層、１８…Ｐ＋拡散層
Claims (3)
- 【請求項１】第１導電型の半導体基板と、 この半導体基板の表面領域で互いに離れた位置に形成さ
れ、それぞれソースまたはドレイン領域となる前記第１
導電型とは逆の第２導電型の第１および第２の半導体領
域と、 この第１および第２の半導体領域の間のチャネル領域上
に形成された絶縁膜上に互いに絶縁膜によって分離され
て設けられたフローティングゲートおよびコントロール
ゲートと、 前記第１または第２の少なくとも一方の半導体領域の前
記チャネル領域側に形成され、前記第１または第２の半
導体領域よりも低濃度の第２導電型の第３の半導体領域
と、 この第３の半導体領域の表面領域に形成され、この第３
の半導体領域よりも高濃度の第２導電型の第４の半導体
領域と、 前記第３の半導体領域と半導体基板との間で第３の半導
体領域よりも基板表面から深く入った領域に形成され、
上記半導体基板と同導電型で基板よりも不純物濃度が高
い第５の半導体領域と を具備することを特徴とする不揮発性半導体メモリ。 - 【請求項２】半導体基板上の絶縁膜上に不揮発性メモリ
セルのフローティングゲートとなる多結晶シリコンゲー
トパターンを形成する工程と、 少なくとも上記多結晶シリコンゲートパターンをマスク
として前記半導体基板と同導電型の第１の不純物のイオ
ンを注入する第１のイオン注入工程と、 こののち半導体基板とは逆導電型の第２の不純物のイオ
ンを注入する第２のイオン注入工程と、 こののち上記第２のイオン注入工程よりも低ドーズ量の
第２の不純物のイオンを注入する第３のイオン注入工程
と、 次いで前記フローティングゲートの側面部にシリコン酸
化膜を形成する工程と、 この工程後における少なくとも前記多結晶シリコンゲー
トパターンをマスクとして上記第２のイオン注入工程よ
りも高ドーズ量の第２の不純物のイオンを注入する第４
のイオン注入工程と を具備することを特徴とする不揮発性半導体メモリの製
造方法。 - 【請求項３】前記第１のイオン注入工程においてはボロ
ンイオンを注入し、 第２のイオン注入工程においてはヒ素イオンを注入し、 第３のイオン注入工程においてはヒ素イオンもしくはリ
ンイオンを注入し、 第４のイオン注入工程においてはヒ素イオンもしくはリ
ンイオンを注入すること を特徴とする前記特許請求の範囲第２項記載の不揮発性
半導体メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136315A JPH0642547B2 (ja) | 1987-05-30 | 1987-05-30 | 不揮発性半導体メモリおよびその製造方法 |
| US07/136,766 US4835740A (en) | 1986-12-26 | 1987-12-22 | Floating gate type semiconductor memory device |
| EP87311422A EP0273728B1 (en) | 1986-12-26 | 1987-12-23 | Semiconductor memory device and method of manufacturing the same |
| DE8787311422T DE3778331D1 (de) | 1986-12-26 | 1987-12-23 | Halbleiterspeicheranordnung und verfahren zu ihrer herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136315A JPH0642547B2 (ja) | 1987-05-30 | 1987-05-30 | 不揮発性半導体メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63301566A JPS63301566A (ja) | 1988-12-08 |
| JPH0642547B2 true JPH0642547B2 (ja) | 1994-06-01 |
Family
ID=15172335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136315A Expired - Fee Related JPH0642547B2 (ja) | 1986-12-26 | 1987-05-30 | 不揮発性半導体メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642547B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3059442B2 (ja) | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US5780893A (en) | 1995-12-28 | 1998-07-14 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure |
| US6215148B1 (en) * | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| JP2002184879A (ja) * | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1987
- 1987-05-30 JP JP62136315A patent/JPH0642547B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63301566A (ja) | 1988-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |