JPS63304471A - 時間軸補正装置 - Google Patents
時間軸補正装置Info
- Publication number
- JPS63304471A JPS63304471A JP14069387A JP14069387A JPS63304471A JP S63304471 A JPS63304471 A JP S63304471A JP 14069387 A JP14069387 A JP 14069387A JP 14069387 A JP14069387 A JP 14069387A JP S63304471 A JPS63304471 A JP S63304471A
- Authority
- JP
- Japan
- Prior art keywords
- address
- read
- write
- difference
- addresses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎丘光１
本発明は、時間軸補正装置に関し、特に可変遅延素子と
してメモリを用いた時間軸補正装置に関するものである
。
してメモリを用いた時間軸補正装置に関するものである
。
１旦且薯
ビデオディスクプレーヤやＶＴＲ等の記録情報再生装置
において、可変遅延素子とし画像メモリを用い、記録媒
体から読み取られかつディジタル化された情報信号であ
る映像信号を、この映像信号に位相同期して順に定めら
れる書込みアドレスで指定された画像メモリのアドレス
に順次書き込むと共に、初期状態において書込みアドレ
スと所定のアドレス差を有して所定周期で順に定められ
る読出しアドレスで指定されたアドレスのデータを画像
メモリから順次読み出すことにより、読取映像信号のジ
ッタ（時間軸度１７１）成分を吸収する時間軸補正装置
が知られている。
において、可変遅延素子とし画像メモリを用い、記録媒
体から読み取られかつディジタル化された情報信号であ
る映像信号を、この映像信号に位相同期して順に定めら
れる書込みアドレスで指定された画像メモリのアドレス
に順次書き込むと共に、初期状態において書込みアドレ
スと所定のアドレス差を有して所定周期で順に定められ
る読出しアドレスで指定されたアドレスのデータを画像
メモリから順次読み出すことにより、読取映像信号のジ
ッタ（時間軸度１７１）成分を吸収する時間軸補正装置
が知られている。
この時間軸補正装置において、読出しアドレスが所定周
期で発生されるのに対し、書込みアドレスは映像信号の
ジッタにより変動するため、第２図に（ａ）に示すよう
に、書込みアドレスと読出しアドレスとのアドレス差を
好ましくは最゛大に設定することにより、ジッタによる
書込みアドレスの変動を吸収するようになされている。
期で発生されるのに対し、書込みアドレスは映像信号の
ジッタにより変動するため、第２図に（ａ）に示すよう
に、書込みアドレスと読出しアドレスとのアドレス差を
好ましくは最゛大に設定することにより、ジッタによる
書込みアドレスの変動を吸収するようになされている。
ところが、例えばビデオディスクプレーヤにおいて、サ
ーチ、スキャン等の非定常状態では時間軸サーボが外れ
て、第２図（ｂ）に示すように、書込み及び読出しの両
アドレスが非常に接近することがある。この両アドレス
が接近した状態からプレイ等の定常状態に移行すると、
映像信号のジッタによって書込みアドレスと読出しアド
レスが互いに追い越したり追い越されたりする動作を繰
り返す状態になる可能性がある。このように、一方のア
ドレスが他方のアドレスを追い越すと、その度に映像信
号が不連続になるため、モニター上の再生画像が激しく
乱れることになる。
ーチ、スキャン等の非定常状態では時間軸サーボが外れ
て、第２図（ｂ）に示すように、書込み及び読出しの両
アドレスが非常に接近することがある。この両アドレス
が接近した状態からプレイ等の定常状態に移行すると、
映像信号のジッタによって書込みアドレスと読出しアド
レスが互いに追い越したり追い越されたりする動作を繰
り返す状態になる可能性がある。このように、一方のア
ドレスが他方のアドレスを追い越すと、その度に映像信
号が不連続になるため、モニター上の再生画像が激しく
乱れることになる。
ｌｌｌ夏型
１発明は、上述した点に鑑みなされたもので、書込み及
び読出しの両アドレスが接近した状態においてもジッタ
に起因するアドレス変動による悪影響を防止し、メモリ
から読み出した信号の連続性を維持し得る時間軸補正装
置を提供することを目的とする。
び読出しの両アドレスが接近した状態においてもジッタ
に起因するアドレス変動による悪影響を防止し、メモリ
から読み出した信号の連続性を維持し得る時間軸補正装
置を提供することを目的とする。
本発明による時間軸補正装置は、メモリの書込みアドレ
スと読出しアドレスとのアドレス差を監視しそのアドレ
ス差が所定値以下になったとき両アドレスのアドレス差
を初期状態のアドレス差とする構成となっている。
スと読出しアドレスとのアドレス差を監視しそのアドレ
ス差が所定値以下になったとき両アドレスのアドレス差
を初期状態のアドレス差とする構成となっている。
友−盈−１
以下、本発明の実施例を図に基づいて詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、記録媒体（図示せず）から読み取られかつ復
調された映像信号はＡ／Ｄ変換器１でディジタル化され
て画像メモリ２に供給されると共に、直接ＰＬＬ回路２
にも供給される。ＰＬＬ回路２では映像信号に位相同期
したクロックが発生され、このクロックは画像メモリ２
の書込みクロックとしてＷ／Ｒ（１！込み／読出し）タ
イミング発生回路４に供給されると共に、書込みアドレ
スカウンタ５のクロック入力となる。書込みアドレスカ
ウンタ５は占込みクロックをカウントすることにより映
像信号に位相同期した書込みアドレスを順次発生するた
めのものであり、その初期値が画像メモリ２の最小アド
レスに設定されている。
において、記録媒体（図示せず）から読み取られかつ復
調された映像信号はＡ／Ｄ変換器１でディジタル化され
て画像メモリ２に供給されると共に、直接ＰＬＬ回路２
にも供給される。ＰＬＬ回路２では映像信号に位相同期
したクロックが発生され、このクロックは画像メモリ２
の書込みクロックとしてＷ／Ｒ（１！込み／読出し）タ
イミング発生回路４に供給されると共に、書込みアドレ
スカウンタ５のクロック入力となる。書込みアドレスカ
ウンタ５は占込みクロックをカウントすることにより映
像信号に位相同期した書込みアドレスを順次発生するた
めのものであり、その初期値が画像メモリ２の最小アド
レスに設定されている。
一方、基準信号源６から所定周期で発生される安定した
クロックは読出しクロックとしてＷ／Ｒタイミング発生
回路４に供給されると共に、読出しアドレスカウンタ７
のクロック入力となる。読出しアドレスカウンタ７は読
出しクロックをカウントすることにより一定周期の読出
しアドレスを順次発生するためのものであり、その初期
値が書込みアドレスカウンタ５の初期値に対して例えば
画像メモリ２の最大アドレスの１／２に設定されること
により、第２図（ａ）に示すように書込みアドレスとの
アドレス差が最大となる。Ｗ／Ｒタイミング発生回路４
は書込みクロック及び読出しクロックに基づいて、書込
みアドレス及び読出しアドレスを２人力とするアドレス
セレクタ８に対して書込みアドレス及び読出しアドレス
を交互に選択すべく切換え制御すると共に、このアドレ
スセレクタ８から出力される書込みアドレス又は読出し
アドレスで指定される画像メモリ２のアドレスに対して
データの書込み又は読出しを交互に行なうべく制御する
。画像メモリ２から読み出されたデータはＤ／Ａ変換器
１０でアナログ化されて映像出力となる。
クロックは読出しクロックとしてＷ／Ｒタイミング発生
回路４に供給されると共に、読出しアドレスカウンタ７
のクロック入力となる。読出しアドレスカウンタ７は読
出しクロックをカウントすることにより一定周期の読出
しアドレスを順次発生するためのものであり、その初期
値が書込みアドレスカウンタ５の初期値に対して例えば
画像メモリ２の最大アドレスの１／２に設定されること
により、第２図（ａ）に示すように書込みアドレスとの
アドレス差が最大となる。Ｗ／Ｒタイミング発生回路４
は書込みクロック及び読出しクロックに基づいて、書込
みアドレス及び読出しアドレスを２人力とするアドレス
セレクタ８に対して書込みアドレス及び読出しアドレス
を交互に選択すべく切換え制御すると共に、このアドレ
スセレクタ８から出力される書込みアドレス又は読出し
アドレスで指定される画像メモリ２のアドレスに対して
データの書込み又は読出しを交互に行なうべく制御する
。画像メモリ２から読み出されたデータはＤ／Ａ変換器
１０でアナログ化されて映像出力となる。
このように、映像信号に位相同期した書込みクロックに
基づいて映像信号を順次画像メモリ２に書き込みかつそ
の書き込んだ信号を安定した読出しクロックに基づいて
順次読み出すことにより、映像信号の時間軸補正が行な
われるのである。
基づいて映像信号を順次画像メモリ２に書き込みかつそ
の書き込んだ信号を安定した読出しクロックに基づいて
順次読み出すことにより、映像信号の時間軸補正が行な
われるのである。
本発明による時間軸補正装置は更に、書込みアドレス及
び読出しアドレスのアドレス差を監視するアドレス監視
回路９を有している。このアドレス監視回路９は書込み
及び読出しの両アドレスのアドレス差を監視し、そのア
ドレス差が所定値以下になったとき書込みアドレスカウ
ンタ５及び読出しアドレスカウンタ７をそれぞれリセッ
トする。
び読出しアドレスのアドレス差を監視するアドレス監視
回路９を有している。このアドレス監視回路９は書込み
及び読出しの両アドレスのアドレス差を監視し、そのア
ドレス差が所定値以下になったとき書込みアドレスカウ
ンタ５及び読出しアドレスカウンタ７をそれぞれリセッ
トする。
これにより、書込みアドレスカウンタ５及び読出しアド
レスカウンタ７はそれぞれ初ｗＪ値からカウント動作を
開始することになるので、両アドレス差は初期状態にお
ける最大アドレス差となる。
レスカウンタ７はそれぞれ初ｗＪ値からカウント動作を
開始することになるので、両アドレス差は初期状態にお
ける最大アドレス差となる。
このように、書込み及び読出しの両アドレスのアドレス
差を監視し、両アドレスが接近し過ぎた場合に、両アド
レスをリセットすることにより、例えばビデオディスク
プレーヤにおいて、サーチ、スキャン等の非定常状態で
時間軸サーボが外れ、第２図（ｂ）に示すように、書込
み及び読出しの両アドレスが非常に接近しても、この状
態を回避することができるので、画像メモリ２から読み
出される映像信号の連続性を維持できることになる。
差を監視し、両アドレスが接近し過ぎた場合に、両アド
レスをリセットすることにより、例えばビデオディスク
プレーヤにおいて、サーチ、スキャン等の非定常状態で
時間軸サーボが外れ、第２図（ｂ）に示すように、書込
み及び読出しの両アドレスが非常に接近しても、この状
態を回避することができるので、画像メモリ２から読み
出される映像信号の連続性を維持できることになる。
なお、第２図（ａ）、（ｂ）において、円周上がアドレ
ス値を示している。
ス値を示している。
アドレス監視回路９は基本的には、例えば第３図に示す
ように、書込みアドレスの例えば上位３ビツトの各デー
タを各々−人力としかつ読出しアドレスの上位３ビツト
の各データを各々他人力す６ＥＸ−ＯＲＯＯ路９１〜９
３と、コｈ ラＥ Ｘ −ＯＲ回路９１〜９３の各出力
を３人力とする負論理のＡＮＤ回路９４とからなる一致
検出回路構成となっており、書込みアドレスと読出しア
ドレスの上位３ビツトの一致をみることにより、両アド
レス差が残りのビット数で決まる所定値以下になったこ
とを検出する。これによれば、第４図に示すように、８
（２’ ）分割された各領域がアドレスのリセットが
行なわれる領域となり、この領域に両アドレスが同時に
入ったときにアドレスのリセットが行なわれる。第４図
において、状態Ｂではアドレス差が所定値以下になって
もアドレスのリセットは行なわれないが、状態Ｂはいず
れ状態Ａになって両アドレスが同時に同一領域に入って
リセットが行なわれるので問題はない。なお、一致をみ
るビット数は３ビツトに限定されるものではなく、映像
信号のジッタ幅と画像メモリ２のメモリ容Φによって決
まる＠ また、上述した一致検出回路９０かうなる基本構成に加
え、第３図に示すように、プレーヤの現在の状態が定常
状態であることを示す例えばプレイ信号をゲート制御入
力とする正論理のＡＮＤ回路９５を一致検出回路９０の
後段に設け、定常状態においてのみアドレス監視回路９
がアドレス差の監視を行なうように構成することにより
、サーチ、スキャン等の非定常状態でアドレスリセット
が頻繁に発生することを防止できることになる。
ように、書込みアドレスの例えば上位３ビツトの各デー
タを各々−人力としかつ読出しアドレスの上位３ビツト
の各データを各々他人力す６ＥＸ−ＯＲＯＯ路９１〜９
３と、コｈ ラＥ Ｘ −ＯＲ回路９１〜９３の各出力
を３人力とする負論理のＡＮＤ回路９４とからなる一致
検出回路構成となっており、書込みアドレスと読出しア
ドレスの上位３ビツトの一致をみることにより、両アド
レス差が残りのビット数で決まる所定値以下になったこ
とを検出する。これによれば、第４図に示すように、８
（２’ ）分割された各領域がアドレスのリセットが
行なわれる領域となり、この領域に両アドレスが同時に
入ったときにアドレスのリセットが行なわれる。第４図
において、状態Ｂではアドレス差が所定値以下になって
もアドレスのリセットは行なわれないが、状態Ｂはいず
れ状態Ａになって両アドレスが同時に同一領域に入って
リセットが行なわれるので問題はない。なお、一致をみ
るビット数は３ビツトに限定されるものではなく、映像
信号のジッタ幅と画像メモリ２のメモリ容Φによって決
まる＠ また、上述した一致検出回路９０かうなる基本構成に加
え、第３図に示すように、プレーヤの現在の状態が定常
状態であることを示す例えばプレイ信号をゲート制御入
力とする正論理のＡＮＤ回路９５を一致検出回路９０の
後段に設け、定常状態においてのみアドレス監視回路９
がアドレス差の監視を行なうように構成することにより
、サーチ、スキャン等の非定常状態でアドレスリセット
が頻繁に発生することを防止できることになる。
１旦夏素】
以上説明したように、本発明による時間軸補正装置によ
れば、メモリの書込みアドレスと読出しアドレスとのア
ドレス差を監視しそのアドレス差が所定値以下になった
とき両アドレスのアドレス差を初期状態のアドレス差と
することにより、書込みアドレスと読出しアドレスのア
ドレス差が接近した状態で非定常状態から定常状態に移
行しても、記録媒体から読み取られた情報信号のジッタ
により両アドレスの前後関係が変わることはないので、
メモリから読み出した信号の連続性を維持できることに
なる。
れば、メモリの書込みアドレスと読出しアドレスとのア
ドレス差を監視しそのアドレス差が所定値以下になった
とき両アドレスのアドレス差を初期状態のアドレス差と
することにより、書込みアドレスと読出しアドレスのア
ドレス差が接近した状態で非定常状態から定常状態に移
行しても、記録媒体から読み取られた情報信号のジッタ
により両アドレスの前後関係が変わることはないので、
メモリから読み出した信号の連続性を維持できることに
なる。
第１図は本発明の一実施例を示すブロック図、第２図は
書込みアドレスと読出しアドレスとのアドレス関係を示
す図であって、（ａ）は正常状態、（ｂ）はアドレスが
接近し過ぎた状態をそれぞれ示し、第３図は第１図にお
けるアドレス監視回路の構成の一例を示すブロック図、
第４図は第３図の構成によるリセット領域を示す図であ
る。 主要部分の符号の説明 ２・・・・・・画像メモリ ３・・・・・・ＰＬＬ
回路４・・・・・・Ｗ／Ｒタイミング発生回路５・・・
・・・書込みアドレスカウンタ７・・・・・・読出しア
ドレスカウンタ９・・・アドレス監視回路
書込みアドレスと読出しアドレスとのアドレス関係を示
す図であって、（ａ）は正常状態、（ｂ）はアドレスが
接近し過ぎた状態をそれぞれ示し、第３図は第１図にお
けるアドレス監視回路の構成の一例を示すブロック図、
第４図は第３図の構成によるリセット領域を示す図であ
る。 主要部分の符号の説明 ２・・・・・・画像メモリ ３・・・・・・ＰＬＬ
回路４・・・・・・Ｗ／Ｒタイミング発生回路５・・・
・・・書込みアドレスカウンタ７・・・・・・読出しア
ドレスカウンタ９・・・アドレス監視回路
Claims (3)
- （１）記録媒体から読み取られかつディジタル化された
情報信号を、この情報信号に位相同期して順に定められ
る書込みアドレスで指定されたメモリのアドレスに順次
書き込むと共に、初期状態において前記書込みアドレス
と所定のアドレス差を有して所定周期で順に定められる
読出しアドレスで指定されたアドレスのデータを前記メ
モリから順次読み出すことによって前記情報信号の時間
軸の補正をなす時間軸補正装置であって、前記書込みア
ドレスと前記読出しアドレスとのアドレス差を監視しそ
のアドレス差が所定値以下になったことを検出する監視
回路を備え、この監視回路の検出出力によって前記書込
みアドレスと前記読出しアドレスとのアドレス差を初期
状態のアドレス差とすることを特徴とする時間軸補正装
置。 - （２）前記監視回路は、前記情報信号を記録媒体から読
み取る装置の定常状態においてのみアドレス差の監視を
行なうことを特徴とする特許請求の範囲第１項記載の時
間軸補正装置。 - （３）前記監視回路は、前記書込みアドレス及び前記読
出しアドレスの所定数の上位ビットを比較することによ
ってアドレス差の監視を行なうことを特徴とする特許請
求の範囲第１項記載の時間軸補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14069387A JPS63304471A (ja) | 1987-06-04 | 1987-06-04 | 時間軸補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14069387A JPS63304471A (ja) | 1987-06-04 | 1987-06-04 | 時間軸補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304471A true JPS63304471A (ja) | 1988-12-12 |
Family
ID=15274555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14069387A Pending JPS63304471A (ja) | 1987-06-04 | 1987-06-04 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304471A (ja) |
-
1987
- 1987-06-04 JP JP14069387A patent/JPS63304471A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0330338B2 (ja) | ||
| KR100232423B1 (ko) | 광디스크용 재생속도 제어장치 | |
| US6061312A (en) | Disk reproducing apparatus controlling read signal from a disk by using demodulated identifying signal and stored identifying signal in a memory | |
| JPH0773367B2 (ja) | 記録情報再生装置 | |
| EP0686300B1 (en) | Reliable time-domain demarcation of split formats in embedded-servo, zoned-data recording disk drives | |
| JPS63227184A (ja) | ビデオフオ−マツト信号処理方式 | |
| JPS6016027B2 (ja) | タイムコ−ド読取装置 | |
| JPS63304471A (ja) | 時間軸補正装置 | |
| US5065385A (en) | Time base control system with coarse and fine correction for a spindle servo | |
| JPH05130568A (ja) | ビデオ信号処理装置 | |
| JPH0720974Y2 (ja) | ２重ｐｌｌ装置 | |
| KR100194044B1 (ko) | 메모리 억세스를 위한 인터페이스 장치 및 방법 | |
| JP3049716B2 (ja) | 時間軸補正回路 | |
| JPS6356082A (ja) | Ｃｌｖビデオデイスクの再生装置 | |
| JP3582528B2 (ja) | ディスク再生装置及びディスク再生方法 | |
| JPS5945608A (ja) | 信号処理装置 | |
| JPS5840242B2 (ja) | レンゾクシンゴウ ノ ジカンゴサホセイソウチ | |
| KR970017235A (ko) | 광픽업 시스템의 자기 진단 방법 및 장치 | |
| JPH0771261B2 (ja) | 磁気記録再生装置のスキユ−補正装置 | |
| JPH03108973A (ja) | フィールドメモリ制御装置 | |
| JPH05120812A (ja) | フロツピーデイスク制御装置 | |
| JPH01130363A (ja) | 復調器 | |
| JPH0251714A (ja) | システムクロック・ジェネレータ | |
| JPS62183060A (ja) | デイジタル信号記録再生装置 | |
| JPH0529976B2 (ja) |