JPH0720974Y2 - ２重ｐｌｌ装置 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） この考案はデジタルオーディオテープレコーダまたはデ
ジタル増幅器等のD/A部のタイムベース補正に使用して
好適な二重PLL装置に関する。

（従来技術） 従来の此の種の二重PLL装置は第３図に示す如く、第１
段目のPLL回路１により受信データと強力に追従同期し
たクロック信号の再生を行ない、この再生クロック信号
でタイムベースコレクタを構成するバッファメモリ２に
受信データの書き込みを行なう。第１段目のPLL回路１
からの再生クロック信号にジッタを生じていることが想
定されるため、水晶発振子３などを用いて構成された第
２段目のPLL回路４で第１段目のPLL回路による再生クロ
ック信号のジッタを吸収し、バッファメモリから受信デ
ータの読み出しは、第２段目のPLL回路４による再生ク
ロック信号で行なっている。

（考案が解決しようとする課題） しかし上記した従来の二重PLL装置では、第２段目のPLL
回路により再生された再生クロック信号は、バッファメ
モリのリードアドレスおよびライトアドレス間の差に関
係なく生成されるため、バッファメモリのアドレスをコ
ントロールする論理回路が複雑となり、最悪の場合は、
同期過程時や、初期設定されたオフセットアドレス値に
よっては、ライトアドレスがリードアドレスを追い越し
てしまったり、またはその逆のアドレス指定してしまっ
たりする問題点があった。

また第２段目のPLL回路の構成も複雑となる問題点もあ
った。

この考案は上記の問題点を解消して、簡単な構成でライ
トアドレスがリードアドレスを追い越したりすることの
ない二重PLL装置を提供することを目的とする。

（課題を解決するための手段） この考案の２重PLL装置は、受信データから第１クロッ
ク信号を再生し、かつカウント出力で受信データを記憶
するバッファメモリのライトアドレスを指定するライト
アドレスカウンタへ再生した第１クロック信号を供給す
る第１段目のPLL回路と、第２クロック信号を再生し、
かつバッファメモリのリードアドレスを指定するリード
アドレスカウンタへ再生した第２クロック信号を供給す
る第２段目のPLL回路とからなる２重PLL装置において、
ライトアドレス値をWA、リードアドレス値をRAおよびオ
フセットアドレス値をOAとしたとき〔WA−（RA＋OA）〕
の正負を検出するアドレス差検出回路を第２段目のPLL
回路の位相比較器としたことを備えてなることを特徴と
するものである。

（作用） 上記の如く構成したこの考案の２重PLL装置において、
第１段目のPLL回路により再生されたクロック信号はラ
イトアドレスカウンタで計数される。受信データはライ
トアドレスカウンタの計数値で指定されたバッファメモ
リのアドレスに記憶される。一方、第２段目のPLL回路
は第１段目のPLL回路の存在のため応答を狹帯域にする
ことができ、第２段目のPLL回路の応答を狹帯域にする
ことにより第２段目のPLL回路により再生されるクロッ
ク信号のジッタは吸収される。またアドレス差検出回路
を第２段目のPLL回路の位相比較器としたために、〔WA
＝RA＋OA〕となるべく制御される。この制御によってオ
フセットアドレス値OAは変動するが、ライトアドレスが
リードアドレスを追い越すようなことはなくなる。

（実施例） 以下、この考案を実施例により説明する。

第１図はこの考案の一実施例の構成を示すブロック図で
ある。

受信データは第１段目のPLL回路１に供給し、受信デー
タに強力に同期した再生クロック信号を生成する。

一方、タイムベースコレクタ10は受信データを記憶する
バッファメモリ２、バッファメモリ２へ受信データを格
納するアドレスを指定するライトアドレスカウンタ５、
バッフファメモリ２から受信データを読み出すアドレス
を指定するリードアドレスカウンタ６、アドレス差検出
回路７とから構成されている。ここでアドレス差検出回
路７はライトアドレス値WA、リードアドレス値RA、オフ
セットアドレス値OAとしたときWAと（RA＋OA）との差を
検出し〔WA−（RA＋OA）〕＞０、〔WA−（RA＋OA）〕＜
０に対する出力を発生する。

受信データはバッファメモリ２に供給し、第１段目のPL
L回路１にて生成した再生クロック信号はライトアドレ
スカウンタ５にクロック信号として供給してある。

アドレス差検出回路７からの出力はローパスフィルタ８
を介して水晶発振子を用いた電圧制御発振器３に制御電
圧として供給し、電圧制御発振器３の出力はリードアド
レスカウンタにクロック信号として供給してある。ここ
で、アドレス差検出回路７、ローパスフィルタ８、電圧
制御発振器３およびリードアドレスカウンタ６は実質的
にジッタ吸収用の第２段目のPLL回路11を構成してお
り、アドレス差検出回路７は第２段のPLL回路11の位相
比較器を構成している。

上記の如く構成されたこの考案の一実施例において受信
データに強力に同期した再生クロック信号が第１段目の
PLL回路１により生成され、この再生クロック信号をラ
イトアドレスカウンタは計数し、ライトアドレスが指定
される。しかし第１段目のPLL回路１によって生成され
る再生クロック信号は受信データ自身が有するジッタに
ともなうジッタを有するため、ライトアドレスカウンタ
５によって指定される引き続くライトアドレスの指定周
期にジッタが存在することになる。

しかるに、第２段目のPLL回路11においては、第１段目
のPLL回路１が存在しているために応答を狹帯域とする
ことが可能であり、第２段目のPLL回路11の応答は狹帯
域に設定されている。この結果第２段目のPLL回路11に
より生成された再生クッロク信号のジッタは吸収され
る。さらに、アドレス差検出回路７は位相比較器として
作用し、アドレス差検出回路７の出力が〔WA＝RA＋OA〕
となるべく第２段目のPLL回路11によって制御され、第
１段目のPLL回路１により生成された再生クロックに含
まれるジッタによりオフセットアドレス値は変動する
が、WA＜RAになる様なことはなくなる。

なお、ここでアドレス差については上記した如く、アド
レス差検出回路７によりアドレス差〔WA−（RA＋OA）〕
の正負判定のみすればループ帯域に対しては十分であ
る。

また、タイムベースコレクタ10の挿入位置は第１図に示
した位置に限る必要はなく、第２図に示した様に、受信
データをデータ復調器12で復調し、復調された受信デー
タをデジタルフィルタ13を介してタイムベースコレクタ
10に供給し、タイムベース補正された受信データをD/A
変換器14で変換するようにしてもよい。すなわち最終段
のD/A変換器14の直前に設けてもよい。

（考案の効果） 以上説明した如くこの考案によれば、２重PLL装置にお
いて第２段目のPLL回路は第１段目のPLL回路の存在のた
めに応答を狹帯域に設定でき、第２段目のPLL回路でジ
ッタのないクロック信号が再生できて、バッファメモリ
の読み出しアドレス指定周期にジッタが生ずることはな
く、かつ第２段目のPLL回路の位相比較器をアドレス差
検出回路としたために、ライトアドレスがリードアドレ
スを追い越すようなことはなくなる。

このため従来必要とした複雑なアドレス制御を行なう論
理回路は不要となる。

【図面の簡単な説明】

第１図はこの考案の一実施例の構成を示すブロック図。 第２図はこの考案の一実施例の適用例の他の一例を示す
ブロック図。 第３図は従来技術の構成を示すブロック図。 １……第１段目のPLL回路、２……バッファメモリ、３
……電圧制御発振器、５……ライトアドレスカウンタ、
６……リードアドレスカウンタ、７……アドレス差検出
回路、８……ローパスフィルタ、10……タイムベースコ
レクタ、11……第２段目のPLL回路。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】受信データから第１クロック信号を再生
   し、かつカウント出力で受信データを記憶するバッファ
   メモリのライトアドレスを指定するライトアドレスカウ
   ンタへ再生した第１クロック信号を供給する第１段目の
   PLL回路と、第２クロック信号を再生し、かつバッファ
   メモリのリードアドレスを指定するリードアドレスカウ
   ンタへ再生した第２クロック信号を供給する第２段目の
   PLL回路とからなる２重PLL装置において、ライトアドレ
   ス値をWA、リードアドレス値をRAおよびオフセットアド
   レス値をOAとしたとき〔WA−（RA＋OA）〕の正負を検出
   するアドレス差検出回路を第２段目のPLL回路の位相比
   較器としたことを特徴とする２重PLL装置。