JPS6330657B2 - - Google Patents
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- JPS6330657B2 JPS6330657B2 JP53094710A JP9471078A JPS6330657B2 JP S6330657 B2 JPS6330657 B2 JP S6330657B2 JP 53094710 A JP53094710 A JP 53094710A JP 9471078 A JP9471078 A JP 9471078A JP S6330657 B2 JPS6330657 B2 JP S6330657B2
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Description
（目次）この欄は以後次の順序で記載されてい
る。 イ 産業上の利用分野 ロ 従来の技術とその問題点 ハ 発明の目的 ニ 問題点を解決するための手段とその作用 ホ 図面の関係 ヘ 実施例の説明 本発明の利用されるシステムの概略（第１図） MPDC１０の概略（第２図） MPDC１０で用いられる機械命令のフオーマ
ツト（第３Ａ図、第３Ｂ図） 本発明の利用されるシステムの動作の概略 MPDC１０の詳細（第４図、第５図） MPDC１０の動作 フアームウエア制御システムの詳細（第６図） 本発明の構成の詳細（第７図） 本発明による装置の動作 本発明による技術的効果（その１） データFIFO装置の詳細（第８図） データFIFO装置の動作（第９図） データ転送時のシステム動作（第１０図） データ書込み時のシステム動作（第１１図） 本発明による技術的効果（その２） イ 産業上の利用分野 本発明は、周辺記憶装置と主メモリー間のデー
タの流れを追跡するための計数装置に関し、特に
ハードウエア制御を特徴とする大きなデータ転送
速度とフアームウエアの経済性および信頼性を結
び付けるデータ転送計数装置に関する。 ロ 従来の技術とその問題点 複数個のシステム機器が非同期で相互通信を行
うため共通の通信バスに電気的に結合されるデー
タ処理システムについては、共に本発明の譲受人
に譲渡された米国特許第3993981号、および1975
年12月22日出願の米国特許出願第643439号に開示
されている。 共通バス構造を有する従来技術のデータ処理シ
ステムは、デイスクの如き大容量記憶装置と共通
バス間のデータ転送を行うため単にフアームウエ
ア制御に依存して来た。従来の転送速度の10倍の
速度でデータ・ワードを供給する大容量記憶装置
の組込みを行うに当つて新らしい制御構造が必要
とされるに至つた。更に、スクラツチパツド・メ
モリーから直接得られるメモリー・アドレス・情
報及びレンジ情報の訂正に起因する時間的な損失
はもはや許容の限度に達していた。このように、
システムのデータ速度は、これ迄のあらゆるフア
ームウエア制御形態とは異なるものを必要として
いた。 ハ 発明の目的 本発明は、システムのデータ制御が大きなデー
タ転送速度を許容するようにフアームウエアとハ
ードウエア間で分担されるシステムを提供するこ
とを目的とするものである。 ニ 問題点を解決するための手段とその作用 フアームウエア制御とハードウエア制御の両方
に応答する計数システム構造は、データのバイト
転送を動的に追跡するためのものである。 特に、第７Ａ図に示すように、メモリー・アド
レス・カウンタ３００，３０２，３０３、レン
ジ・カウンタ３０６，３０７およびオフセツト・
レンジ・カウンタ３０８，３０９を直列のデータ
経路を構成するよう接続して、これによりフアー
ムウエアとの対話が最少限度となるようなデー
タ・ロードを可能にする。メモリー・アドレス情
報、レンジ情報およびオフセツト・レンジ情報を
含む複数のパラメータが、データ転送に先立つて
フアームウエアの制御下でこれらのカウンタに連
続した直列の情報転送においてスクラツチパツ
ド・メモリー（第４図の８１）からロードされ
る。その後、フアームウエア制御は、データ転送
の間のハードウエア制御をしてアドレス・カウン
タの増分およびレンジ・カウンタの減分即ち修正
を同時に可能にさせて、フアームウエア制御下で
可能なデータ転送速度より大きなデータ転送速度
を許容する。 ホ 図面の関係 本発明およびその目的、長所を更に良く理解す
るためには、添付図面に関する以下の記述を参照
すれば良いが、それに先立つて添付図面の内特に
第２図、第４図乃至第７図の間の関係を説明す
る。 まず第４図、第５図および第６図は、１つに組
み合わされて全体として第２図の装置の構成を詳
細に示す。各部分は必ずしも１対１に対応するも
のではないが、概略示せば次の通りである。 第２図の構成要素 ２０…７０（第４図）、１３３，１３６（第５図） ２１…７１（第４図）、３１２，３１４，１３８
（第５図） ２２…７７（第５図） ２３…１３６から７７への線（第５図） ２４…７２，７５，８４，８５（第４図） ２５…７３（第４図）、９６（第４図、第５図） ２６…７６（第４図、第５図） ２７…第６図全体 ２８…第６図の２０６からの各制御線（第６図、
第５図、第４図） ２９…２９（第４図） ３０…１１１（第４図） ３１…７４，７９，８１，１１５（第４図） ３２…９３，７８，８０，８７，１０５（第４
図） ３３…９４，１１９（第４図） ３４…１２８，１３１（第５図） ３５…８８，１０３（第４図、第５図） ３６…８２，９８，１００，１１８，１２２（第
４図） ３７…９７，９９，８２から７２への線、１１８
のＤ１およびＤ２出力（第４図） ３８…２９から１４のＡ１への線（第４図） ３９…１３０（第５図、第６図） ４０…１２９（第５図） ４１…１２０，１２３（第４図） ４２…無し ４３…３１５（第７Ａ図） ４４…無し 第７Ａ図は第５図の下半分に示された、１３
３，１３６および７７からなる部分の構成を詳細
に示し、第７Ｂ図は第７Ａ図の３０４および３１
６からなる部分の構成を詳細に示す。第５図と第
７Ａ図との関係は次の通りである。 第５図の構成要素 第７Ａ図の構成要素 ７７…３０６，３０７，３０８，３０９，３１６ １３３…３１０，３１１ １３６…３００，３０２，３０３ １３７…無し １３８…３０５ ヘ 実施例の説明 本発明の利用されるシステムの概略（第１図） 第１図は、以下「メガバス１３」と呼ぶ共通通
信バスにより中央プロセサ（CPU）１１と主メ
モリー１２に対して中規模の性能のデイスクコン
トローラ（MPDC）１０を電気的に接続させる
コンピユータ・システムを機能的ブロツク図で示
す。MDPC１０は大容量記憶媒体からデータを
受取り記憶するためのマイクロプログラム化され
た周辺部制御サブシステムである。このコントロ
ーラは、マイクロプログラム命令を記憶した以下
に説明する読出し専用記憶装置（ROS）を含ん
でいる。このROSは、複数個のデイジー
（daisy）形接続のデイスク装置１５を支持する能
力を有する装置アダプタ１４の如き大容量記憶ア
ダプタと通信する。 メガバス１３は、システム内のどの２装置間に
も情報経路を提供する。この経路は構造的には非
同期のもので、これにより各種の速度の各装置を
効率的に作用させる事が可能となる。このバス
は、主メモリー１２とデイスク装置１５間の通信
要求、制御指令、状況信号およびデータ転送を含
む情報転送を行う。 他のシステムの装置との通信を要求するシステ
ム装置は全てバス・サイクル要求を生じる。バ
ス・サイクルが与えられると、要求側の装置はマ
スターとなり、アドレス指定されたシステムの装
置はスレーブとなる。あるバスの中継作用には要
求サイクルと共に応答サイクルを必要とする。例
えば、マスター装置は、スレーブ装置に対して自
らを識別させ、応答が要求されている事を表示す
る。要求された情報が利用可能になると、スレー
ブ装置はマスターの役割を演じ、要求側の装置へ
の転送を開始する。 バス・サイクル要求のサービスにおいて、中央
プロセサは最も低い優先順位をとり、MPDC１
０は次に低い優先順位をとり、メモリー１２は最
高優先順位をとる。 第１図のシステムの更に詳細な背景的説明につ
いては、本発明の譲受人に譲渡され参考のため本
文中に引用される米国特許第3993981号に示され
ている。 MPDC１０の概略（第２図） 第２図は第１図のMPDC１０を機能ブロツク
図で示す。 メガバス１３は、アドレス・ケーブル２１によ
りアドレス論理装置２０に接続されている。アド
レス論理装置２０は、MPDC１０とメガバス１
３間でメモリーアドレス、チヤンネル宛先番号お
よび機能コードを転送するアドレス・トランシー
バを含む。アドレス論理装置２０は、更に
MPDC１０内のアドレスケーブルに情報を配分
するための制御論理装置も含む。 アドレス論理装置２０は、一方向性の制御ケー
ブル２３によりレンジ及びオフセツト・レンジ論
理装置２２に接続され、両方向性の制御ケーブル
２５により演算論理装置２４に接続されている。
レンジ及びオフセツト・レンジ論理装置２２は、
読出し又は書込み操作の間、転送されるバイトの
数をロードされる16ビツトのレンジ・カウンタ
（第７Ａ図の３０６，３０７）を含んでいる。こ
の論理装置は、更に読出しデータ転送の間、無視
される先行データ・バイトの数を表示するカウン
トでロードされる16ビツトのオフセツト・レン
ジ・カウンタ（第７Ａ図の３０８，３０９）を含
んでいる。 演算論理装置（ALU）２４は、MPDC１０内
の全てのデータ操作の中心である。このようなデ
ータ操作は、MPDC１０とメガバス１３間、又
はMPDC１０と装置アダプタ１４間に生じ得る。
ALU２４は入力データについて論理演算と算術
演算の両方を行い、第４図に示すＡオペランド・
マルチプレクサ（AMUX）７２、Ｂオペランド
マルチプレクサ（BMUX）８４、８ビツトの演
算装置（AU）８５、および以下に更に説明する
８ビツトのアキユムレータ（ACU）７５からな
る。フアームウエア制御下で、AMUX７２は８
つのデータ・フイールドの１つを選択し、
BMUX８４は４つのデータ・フイールドの１つ
を選択する。AU８５はマルチプレクサにより選
択されたデータについて８ビツトの算術演算と論
理演算を行い、その結果を一時的に記憶するため
アキユムレータ７５に与える。 ALU２４は制御ケーブル２６によりレンジ及
びオフセツト・レンジ論理装置２２からレンジ制
御信号とオフセツト・レンジ制御信号を受取り、
又制御ケーブル２８によりマイクロプログラム制
御記憶論理装置２７からフアームウエア制御信号
を受取る。更に、ALU２４は、両方向性の制御
ケーブル３０によりアダプタ論理装置２９と通信
し、両方向性の制御ケーブル３２によりスクラツ
チパツド・メモリー３１と通信する。更に、
ALU２４は、両方向性の制御ケーブル３３によ
り装置アダプタ１４と通信し、一方向性の制御ケ
ーブル３５によりバス論理装置３４に対し制御情
報を与える。ALUは又両方向性のデータ・ケー
ブル３７によりデータ論理装置３６からデータを
受取りまた転送する。 アダプタ論理装置２９は、両方向性通信ケーブ
ル３８により装置アダプタ１４に接続されてい
る。アダプタ論理装置２９は、装置アダプタ１４
とMPDC１０間のデータおよび状況情報の転送
を制御するためMPDC１０に通信経路を与える。 スクラツチパツド・メモリー３１は、第４図に
示す指標レジスタ７４と、アドレス・カウンタ７
９と、アドレスセレクタ１１５と、スクラツチパ
ツド・メモリー８１と、スクラツチパツド・メモ
リーの作用を制御する論理作用素子からなる論理
装置を有する。データは、フアームウエアのメモ
リー書込み指令の実行中ALU２４のAMUX７２
からスクラツチパツド・メモリー３１の選択され
たアドレスに書込まれる。このスクラツチパツ
ド・メモリーからのデータは、MPDC１０内に
配分するためAMUX７２およびBMUX８４に送
られる。 マイクロプログラム制御記憶論理装置２７は、
当技術において公知の形式の典型的なもので、第
６図に示す戻りレジスタ２００と、セレクタ２０
１と、マイクロプログラム・アドレス・カウンタ
２０２と、読出し専用記憶装置（ROS）２０３
と、マイクロプログラム命令レジスタ（MPIR）
２０４と、デコーダ２０５と、以下に更に説明す
るフアームウエア配分装置２０６とを含んでい
る。ROS２０３は、常駐制御フアームウエアと
診断マイクロプログラムのための恒久的記憶を提
供し、実行のための各種のマイクロ命令シーケン
スを選択するようアドレス指定できる。ROS２
０３は、16個の1024×４ビツトのプログラム可能
な読出し専用メモリー（PROM）チツプの出力
側から得られる16ビツト巾の出力を与える。
ROS出力は、マイクロ命令の実行中の１クロツ
ク・サイクルの間ROSの出力を記憶するため使
用される16ビツト巾のレジスタであるMPIR２０
４に与えられる。 バス論理装置３４は、制御ケーブル３５により
ALU２４から、又ケーブル２８および制御ケー
ブル３９によりマイクロプログラム制御記憶論理
装置２７から制御信号を受取る。バス論理装置３
４は、両方向性の制御ケーブル４０によりメガバ
ス１３に接続されている。バス論理装置３４は、
メガバスのサイクル要求に応答しかつこの要求を
生成する事により非同期の初期接続手順操作を行
う。更に同時に生ずる複数のメガバス・サイクル
の要求および許与は、中間の優先順位のMPDC
１０および更に上位の優先順位の主メモリー１２
に関する優先順位に基いて行われる。 データ論理装置３６は、エラー・チエツカ、５
個の16ワード×４バイトの先入れ先出し（FIFO）
データ・バツフア、およびMPDC１０とメガバ
ス１３間のデータ転送即ち両方向性のデータ・ケ
ーブル４１を収容する読出しセレクタを含む。メ
ガバス１３からMPDC１０に入るどの情報もデ
ータ・トランシーバを介してゲートされてパリテ
イを検査される。前記データ論理装置３６は、シ
ステムのある装置からのバス・サイクル要求に応
答してMPDCチヤンネル番号をメガバス１３に
送るために使用される。５つのFIFO装置の内４
つはデータを受取り、５番目のFIFO装置はデー
タFIFO装置が一杯の時MPDC１０にサイクル要
求をさせないために使用される。FIFOチツプは、
合計16ワードの容量を与えるため14ワードをスタ
ツクし、さらに入出力レジスタにおいて１ワード
づつを保有する能力を有する。 MPDC１０の作用を制御するためのクロツク
信号は、8MHzの水晶発振器からなるシステムク
ロツク装置４２により与えられる。このシステム
クロツク信号は、MPDC１０内に配分される4M
Hzの矩形波を与えるクロツク論理装置４３に与え
られる。クロツク論理装置４３は又、同論理装置
４３を使用可能の状態にさせるかあるいはこれを
リセツトするため制御ケーブル４４によりマイク
ロプログラム制御記憶論理装置２７から制御信号
を受取る。 MPDC１０により行われる作用には、直接メ
モリー・アクセス（DMA）読出し、DMA書込
み、Ｉ／Ｏ出力指令、Ｉ／Ｏ入力指令、および割
込み操作が含まれる。これ等の操作の各々は、２
つのバス・サイクルを必要とする、DMA読出
し、およびＩ／Ｏ入力指令を除いて１つのバスサ
イクルを必要とする。 MPDC１０で用いられる機械命令のフオーマツ
ト（第３Ａ図、第３Ｂ図） 第３Ａ図および第３Ｂ図において、MPDC１
０とのメガバス通信に使用される機械命令用の特
定のパラメータ・フオーマツトを示す。データ転
送が生じる時、第１図のCPU１１は、宛先チヤ
ンネル番号、６ビツトの機能コード、および第３
Ａ図のＩ／Ｏ出力指令フオーマツトで示される如
きデータ・ワードを含むＩ／Ｏ出力指令と呼ばれ
る機械命令を生じる。宛先チヤンネル番号は要求
が向けられるシステムの装置を識別し、機能コー
ドはデータ転送が指向されるスクラツチパツド・
メモリー３１におけるアドレスを与える。機能コ
ードは、更にCPU指令を入力指令又は出力指令
等に識別する。データ・ワードは、実行されるタ
スク、レンジ情報およびオフセツト・レンジ情
報、主メモリー・アドレス情報、又はデータ転送
中デイスク装置の制御に使用される構成ワードを
含み得る。第３Ａ図に示す如く、宛先チヤンネル
番号および機能コードは、アドレス論理装置２０
によりメガバス１３とMPDC１０間で転送され
る。ソース・チヤンネル番号、主メモリー・アド
レス情報、レンジ情報およびオフセツトレンジ情
報、および予約区域に記憶される情報は、データ
論理装置３６によりメガバス１３とMPDC１０
間で転送される。もしデータが第１図の主メモリ
ー１２に書込まれるべきなら、CPU１１はDMA
メモリー書込み操作を発する。これに応答して、
開始メモリー・アドレス６０ａはアドレス・ケー
ブル２１を介してメガバス１３に与えられ、メモ
リーに書込まれるべきデータ６０ｂはデータケー
ブル４１を介してメガバス１３に与えられる。第
３Ａ図に示す如く、メモリー・アドレス・レジス
タは24ビツトのレジスタであり、データ・レジス
タは16ビツトのレジスタである。 もしデータを主メモリー１２から読出すべき場
合は、CPU１１はDMAメモリー読出し要求と呼
ばれる機械命令を発する。この命令には、24ビツ
トのメモリー・アドレス６１ａと、10ビツトのソ
ース・チヤンネル番号６１ｂと、６ビツトの予約
区域６１ｃが含まれる。メモリー・アドレス６１
ａは、アドレス論理装置２０に至るアドレス・ケ
ーブル２１を介してメガバス１３から受取られ
る。チヤンネル番号６１ｂと予約区域６１ｃは、
データ・ケーブル４１によりデータ論理装置３６
により受取られる。DMA読出し要求命令に応答
して、MPDCは、10ビツトの宛先チヤンネル番
号６２ａと、６ビツトの予約区域６２ｂと、転送
されるべきデータ６２ｃの16ビツトからなる
DMAメモリー読出し応答命令を発する。宛先チ
ヤンネル番号と予約区域はアドレス・ケーブル２
１によりメガバスに転送され、データの16ビツト
はデータ・ケーブル４１によりメガバス１３に転
送される。予約区域６２ｂの内容は予約区域６１
ｃの内容と同じである事が判るであろう。このよ
うに、CPU１１により予約区域６１ｃに記憶さ
れる情報は、予約区域６２ｂによりメガバス１３
に戻される。 CPU１１は主メモリー１２からデータを転送
し、MPDC１０がこのデータに対してなすべき
タスクを表示できる。例えば、CPU１１は、
MPDC１０を識別するための10ビツトの宛先チ
ヤンネル番号６３ａと、スクラツチパツド・メモ
リー・アドレスを識別するための６ビツトの機能
コード６３ｂと、表示されたスクラツチパツドメ
モリー３１の記憶場所に記憶されるべき16ビツト
のデータ６３ｃを有するＩ／Ｏ出力指令命令を発
する。前に説明したように、宛先チヤンネル番号
および機能コードはアドレス・ケーブル２１によ
りアドレス論理装置２０により受取られ、データ
はデータ論理装置３６に記憶される。このデータ
は、フアームウエアの制御下で論理装置３６から
ALU２４に転送され、その後スクラツチパツ
ド・メモリー３１に記憶される。CPU１１は、
スクラツチパツド・メモリー３１内に、レンジ情
報、オフセツト・レンジ情報、主メモリー・アド
レス情報、実行されるべきタスク、およびデータ
転送中デイスク装置の作用を制御するための構成
ワードを記憶するため別のＩ／Ｏ出力指令を発す
る。フアームウエアは、更に機能コードの下位ビ
ツトから、タスクが入力又は出力操作を含むかど
うかを決定する事ができる。タスクは、前述の
MPDC１０の操作のいずれをも含み得る。 もしCPU１１がMPDC１０からの情報を要求
する場合には、Ｉ／Ｏ入力指令命令が発せられ
る。この命令は、10ビツトの宛先チヤンネル番号
６４ａと、６ビツトの機能コード６４ｂと、要求
のソースを識別する10ビツトのソース・チヤンネ
ル番号６４ｃと、６ビツトの予約区域６４ｄから
なつている。CPU１１の要求に応答して、
MPDC１０は、10ビツトの宛先チヤンネル番号
６５ａと、予約区域６４ｄに生じるデータを記憶
した６ビツトの予約区域６５ｂと、16ビツトのデ
ータ６５ｃを含むＩ／Ｏ入力応答を発する。 データがスクラツチパツド・メモリー３１に書
込まれる時、２つのサイクル作用が生じる。
CPU１１は、２つの命令からなるＩ／Ｏロード
出力指令を発する。第１の命令は、主メモリー・
アドレスの上位の８ビツトを表示する８ビツト・
モジユール番号６６ａと、10ビツトの宛先チヤン
ネル番号６６ｂと、６ビツトの機能コード６６ｃ
と、24ビツトの主メモリー・アドレスの下位ビツ
トを表示する16のアドレス・ビツト６６ｄを含ん
でいる。モジユール番号、宛先チヤンネル番号、
および機能コードは、フアームウエアの制御下で
アドレス論理装置２０とALU２４を介してスク
ラツチパツド・メモリー３１に転送される。その
後このフアームウエアはスクラツチパツド・メモ
リー３１における機能コードをアクセスして、主
メモリー１２のアドレス・データが書込まれるス
クラツチパツド・メモリーアドレスを識別する。
このアドレスをスクラツチパツド・メモリー３１
にロードすると同時に、フアームウエアは、メガ
バス１３に対して作動可能信号を発するようにバ
ス論理装置３４に指令する。これに応答して
CPU１１は、MPDC１０を表示する10ビツトの
宛先チヤンネル番号６７ａと、６ビツトの機能コ
ード６７ｂと、レンジ・カウント情報が正か負の
いずれかであるかを示す上位ビツト６７ｃと、転
送されるべきデータ・バイトの番号を示す15のレ
ンジ・ビツト６７ｄを含む第２の命令を発する。
これと同時に、フアームウエアは機能コードをア
クセスしてレンジおよびＳビツトが記憶されるべ
きスクラツチパツド・メモリー３１の記憶場所を
決定する。 割込み操作においては、MPDC１０は、10ビ
ツトの宛先チヤンネル番号６８ａと、６ビツトの
論理零区域６８ｂと、10ビツトのソース・チヤン
ネル番号６８ｃと、６ビツトのソース優先順位レ
ベル番号６８ｄを有する割込みを発する。 MPDC１０が１つの作用を完了すると、この
割込みがCPU１１に発される。もしMPDC１０
の優先レベル番号が現在CPU１１により実施さ
れつゝあるタスクの優先順位より上位であるなら
ば、MPDC１０割込みが即時サービスされる。
さもなければ、CPU１１が受信される迄MPDC
１０は待機状態に入る。 データ転送中デイスク装置の作用を制御するの
に使用される２つの構成ワードのフオーマツトを
第３Ｂ図に示す。構成ワードＡおよびＢは、特定
の操作が開始されるデイスク・セクタのIDフイ
ールドのイメージを含む。特に、構成ワードＢ
は、ユーザ用に予約された７ビツトの区域
（RFU）６９ａと、１ビツトのトラツク番号６９
ｂと、８ビツトのセクター番号６９ｃを含んでい
る。セクター番号フイールドは、読出し又は書込
み操作中に各データ・フイールドが成功裡に転送
された後１つ増分される。 構成ワードＡは、４ビツトのRFUフイールド
７０ａと、１ビツトのプラター選択フイールド７
０ｂと、２ビツトのRFUフイールド７０ｃと、
９ビツトのシリンダー番号フイールド７０ｄを含
んでいる。シリンダ番号フイールドとプラター選
択フイールドは、デイスク・シーク操作のための
シーク引数として使用される。 本発明の利用されるシステムの動作の概略 本発明のデータ転送計数装置が用いられるシス
テムの全体的動作については、読出し又は書込み
操作の文脈において説明するのが最も良く判る。
もしスクラツチパツド・メモリー３１においてタ
スク・ワードを評価するフアームウエアが記録を
デイスクに書込むための指令を検出するならば、
フアームウエアはALU２４によりスクラツチパ
ツド・メモリー３１の構成ワードＡおよびＢをア
クセスする。その後、フアームウエアは装置アダ
プタ１４にワードを記憶し、このアダプタはこの
ワードをデイスクから読出されたトラツク情報と
比較する。アダプタ論理装置２９がIDマツチン
グのため探査中の期間において、フアームウエア
はバス論理装置３４に指令して主メモリー１２か
らデータを要求する。これに応答して、主メモリ
ー１２はデータの32バイトをデータ論理装置３６
のFIFO装置に転送する。データがデータ論理装
置３６にロードされつゝある時、レンジ及びオフ
セツトレンジ論理装置２２におけるレンジ・カウ
ントは減分され、アドレス論理装置は増分され
る。 IDマツチングが生じると、装置アダプタ１４
はデイスク・システムの表示された記録について
書込みギヤツプ操作を開始する。これと同時にデ
ータ論理装置３６におけるデータの32バイトの内
の16バイトがALU２４によりデータ論理装置３
６から装置アダプタ１４に移動される。データが
装置アダプタ１４に転送されつゝある時、フアー
ムウエアはバス論理装置３４に指令してメモリー
装置１２からの別のデータを要求する。前記のプ
ロセスは、レンジ及びオフセツトレンジ論理装置
２２のレンジ・フイールドが尽きる迄継続する。 もしデータがデイスク装置から読出されて主メ
モリー１２に書込まれるならば、CPU１１は最
初に構成ワードＡおよびＢ、レンジ情報、オフセ
ツト・レンジ情報、開始主メモリー・アドレス情
報、および実施されるべきタスクをスクラツチパ
ツド・メモリー３１内に記憶するための機械命令
を発する。アダプタ論理装置２９からのフアーム
ウエアが開始した制御信号に応答して、装置アダ
プタ１４はデイスク装置を探査して転送されるべ
きデータ記録を見出す。デイスク・トラツクが前
述の如く識別された時、データはハードウエア制
御下で制御ケーブル３３とALU２４によりデー
タ論理装置３６に転送される。ハードウエアはレ
ンジ及びオフセツトレンジ論理装置２２のオフセ
ツト・レンジ・カウントをアクセスして無視され
る先行データ・バイトの数を検出する。その後デ
ータ論理装置３６は、連続するデータから２バイ
ト・ワードを形成し、ハードウエア制御下で２バ
イトが受取られる毎に１ワードをメガバス１３に
転送する。データ転送は、アドレス論理装置２０
のレンジ・レジスタがデータ転送の完了を表示す
る迄、デイスク・アダプタ１４からデータ論理装
置３６に対して続行する。 MPDC１０の詳細（第４図、第５図） 第４図および第５図は第２図のシステムを更に
詳細な機能ブロツク図で示す。 24ビツトのアドレス・シフト・レジスタ７０は
24ビツトのデータ・ケーブル７１によりメガバス
１３に接続されている。アドレス・シフト・レジ
スタ７０の出力は８対１マルチプレクサ７２
（AMUX）のＡ２入力側に与えられる。アドレ
ス・シフト・レジスタ７０の出力のビツト15およ
び16は、データ・ケーブル７３により指標レジス
タ７４の２ビツトのＡ１入力側に与えられる。ア
ドレス・シフト・レジスタ７０のクロツク（CK）
入力は、以下に更に説明するフアームウエア出力
ターミナルに至る制御回線７０ａに接続される。 AMUX７２に対するＡ１入力はアキユムレー
タ７５の８ビツト出力側に接続され、AMUX７
２に対するＡ３入力はデータ・ケーブル７６によ
り以下に説明するレンジおよびオフセツト・レン
ジ制御装置７７の出力側に接続される。AMUX
７２に対するＡ４入力はデータ・ケーブル７８に
より８ビツトのスクラツチパツド・アドレス・カ
ウンタ７９の出力側に接続される。AMUX７２
に対するＡ５入力は指標レジスタ７４と２ビツト
出力Ｄ１から延在するデータ・ケーブル８０に接
続され、AMUX７２に対するＡ６入力は1K×８
ビツト・スクラツチパツド・メモリー８１の８ビ
ツトの出力側に接続される。AMUX７２に対す
るＡ７入力は16ビツト・データ・レジスタ８２の
出力に対して接続される。AMUX７２に対する
選択（SEL）入力は制御回線７２ａによりフアー
ムウエア出力ターミナルに接続される。AMUX
７２の８ビツト出力はOR論理装置８３のＡ１入
力側に接続される。 ４対１マルチプレクサ８４（BMUX）は、演
算装置８５のＡ２入力側に接続された８ビツトの
出力を有する。BMUX８４に対するＡ１入力は
制御ケーブル８６上のフアームウエアにより与え
られる。BMUX８４に対するＡ２入力はデー
タ・ケーブル８７によりスクラツチパツド・メモ
リー８１の出力側に接続される。BMUX８４に
対するＡ３入力は制御ケーブル８８により与えら
れ、BMUX８４に対するＡ４入力はデータ・ケ
ーブル８９によりアキユムレータ７５の出力側に
接続される。BMUX８４に対する選択（SEL）
入力は制御回線８４ａ上のフアームウエアにより
与えられる。 演算装置８５に対するＡ１入力はデータ・ケー
ブル９０によりOR論理装置８３の８ビツトのＤ
１出力側に接続され、演算装置８５に対するモー
ド入力は演算制御装置９１の出力に接続される。
演算装置８５の８ビツトの出力はアキユムレータ
７５の入力側に与えられ、データ・ケーブル９
２，９３によりスクラツチパツド・アドレス・カ
ウンタ７９のデータ入力側に与えられる。更に、
演算装置８５の出力はデータ・ケーブル９２と９
４により装置アダプタ１４のＡ２入力側に与えら
れ、又データ・ケーブル９５によりデータ・ケー
ブル９６に送られる。演算装置８５の出力は又デ
ータ・ケーブル９５，９７により第２の半読出し
（SHRD）レジスタ９８に与えられ、データ・ケ
ーブル９５，９９により16ビツトのバス・デー
タ・レジスタ１００の８ビツトのデータ入力側に
与えられる。更に演算装置８５の出力テスト論理
装置１０２のデータ入力迄延長するデータ・ケー
ブル９５，１０１に送られる。 アキユムレータ７５の出力は更にデータ・ケー
ブル１０３と指標レジスタ７４の２ビツトのＡ２
入力側に与えられる。アキユムレータ７５に対す
るロード（LD）入力は制御回線７５ａによりフ
アームウエア出力ターミナルに接続される。 演算制御装置９１のＡ１入力は制御回路１０６
によりフアームウエア制御システムの出力ターミ
ナルに接続され、制御装置９１に対するＡ２入力
は制御回線１０７によりハードウエア制御装置１
０８のＤ１出力に接続される。 ハードウエア制御装置１０８のＡ１入力はフア
ームウエア制御システムの出力に至る制御回線１
０９に接続され、Ａ２入力は制御回線１０８ａに
接続される。ハードウエア制御装置１０８のＡ３
割込み入力は装置アダプタ１４により制御回線１
１０に与えられる。ハードウエア制御装置１０８
に対するＡ４入力はシステムのハードウエア制御
から延長する制御回線１０８ｂに接続される。ハ
ードウエア制御装置１０８のＤ２出力は、制御回
線１１１によりアダプタ論理装置２９のＡ１入力
側に接続され、Ｄ３出力はデータ制御装置１１３
のＡ１入力に至る制御回線１１２に接続される。
ハードウエア制御装置１０８のＤ４出力は制御回
路７０ｂによりアドレス・シフト・レジスタ７０
のロード（LD）入力側に接続され、Ｄ５出力は
テスト論理装置１０２のＡ１入力側に接続され
る。ハードウエア制御装置１０８のＤ６は出力は
システムのハードウエア制御部に至る制御回線１
０８ｃに接続される。 制御回線７９ａ上のフアームウエア生成による
クロツク信号はスクラツチパツド・アドレス・カ
ウンタ７９のクロツク（CK）入力側に与えられ、
制御回線１１４上のフアームウエア制御信号はス
クラツチパツド・アドレス・カウンタ７９のLD
入力側に与えられる。更に、スクラツチパツド・
アドレス・カウンタ７９に対する上下方向
（up／down）選択入力側は制御回線７９ｂによ
りフアームウエア制御信号を受取る。スクラツチ
パツド・アドレス・カウンタ７９の２つの出力ビ
ツトはセレクタ１１５のＡ１入力側に与えられ
る。スクラツチパツド・アドレス・カウンタ７９
出力の下位の６ビツトはスクラツチパツド・メモ
リー８１のＡ２入力側に与えられる。 セレクタ１１５のＡ２入力は指標レジスタ７４
のＤ２出力側に接続され、指標レジスタ７４の
LD入力は制御回線７４ａに対してフアームウエ
アにより与えられる。セレクタ１１５の３ビツト
出力は、スクラツチパツド・メモリー８１のアド
レス（ADDR）入力に対して与えられ、セレク
タ１１５のSEL入力側は制御回線１１６によりフ
アームウエア制御信号を受取る。 スクラツチパツド・メモリー８１のＡ１入力は
データ・ケーブル１１７によりOR論理装置８３
の８ビツトのＤ２出力側に接続される。OR論理
装置８３に対するＡ２入力はデータFIFO装置１
１８のＤ１出力側に接続され、OR論理装置８３
に対するＡ３入力は前記データFIFO装置１１８
のＤ２出力側に接続される。OR論理装置８３に
対するＡ４入力はデータ・ケーブル１１９により
装置アダプタ１４により与えられる。 データ・レジスタ８２に対するデータ入力はメ
ガバス１３に電気的に接続された16ビツトのデー
タ・ケーブル１２０に接続され、データ・レジス
タ８２の出力は更にデータFIFO装置１１８の入
力側に接続される。データ・レジスタ８２に対す
るLD入力は制御回路８２ａ上のハードウエア制
御部により与えられる。更にデータ・レジスタ８
２の出力はデータ・ケーブル１３９と１４０に対
して与えられる。 バス・データ・レジスタ１００に対するLD入
力は、制御回線１２１上のデータ制御装置１１３
により与えられる。バス・データ・レジスタ１０
０の出力は、２対１データ・マルチプレクサ１２
２のＡ２入力側に与えられる。データ・マルチプ
レクサ１２２に対する16ビツトのＡ１入力は
SHRDレジスタ９８により与えられ、SHRDレ
ジスタ９８のLD入力は制御回線９８ａ上のデー
タ制御装置１１３により与えられる。データ・マ
ルチプレクサ１２２の出力は、16ビツトのデー
タ・ケーブル１２３によりメガバス１３に与えら
れる。 テスト論理装置１０２については、状況信号が
制御回線１２４上のフアームウエア制御システム
によりテスト論理装置１０２のＡ２入力側に与え
られる。更に、バス論理装置１２８は制御回線１
０２ａにより状況信号をテスト論理装置１０２の
Ａ３入力側に与え、レンジ及びオフセツトレンジ
制御装置７７は制御回線１０２ｂによりテスト論
理装置１０２のＡ４入力側にレンジ信号の終端を
与える。テスト論理装置１０２の論理装置１０２
のＡ５入力は、装置アダプタ１４のＤ１出力側か
らの割込み信号を送る制御回線１２５に接続され
る。テスト論理装置１０２は、以下に述べるフア
ームウエア制御システムに延在する制御回路１２
６に対して制御信号を提供する。 アダプタ論理装置２９は又、そのＡ２入力側に
接続された制御回線１２７上のフアームウエア信
号を受取る。アダプタ論理装置２９の出力は、装
置アダプタ１４のＡ１入力に与えられる。アダプ
タ論理装置２９の出力側から延在する制御回線２
９ａはデータ制御装置１１３のＡ５入力側および
データFIFO装置１１８の並列の転送（TOP）入
力側迄延在する制御回線１１８ｂに接続される。 第５図に示す如く、メガバス１３は両方向性の
データ・ケーブル１２９によりバス論理装置１２
８に接続される。バス論理装置１２８に対するＡ
２入力はアキユムレータ７５の出力を伝えるデー
タ・ケーブル１０３に接続され、Ａ３入力はフア
ームウエア制御システムの出力側に延長する制御
回線１３０に接続される。バス論理装置１２８に
対するＡ４入力はレンジ及びオフセツトレンジ制
御装置７７のＤ１出力側に接続され、Ａ５入力は
第１の先入れ先出し（FIFO）装置１３１のＤ１
出力側に接続される。バス論理装置１２８に対す
るＡ６入力は制御回路１２８ａ上のシステム・ハ
ードウエアにより与えられる。バス論理装置１２
８のＤ１出力はデータ・ケーブル８８に接続さ
れ、Ｄ２出力はデータ・マルチプレクサ１２２の
選択（SEL）入力側に至る制御回線１３２に接続
される。バス論理装置１２８のＤ３出力はデータ
制御装置１１３のＡ２入力側に接続され、Ｄ４出
力はFIFO装置１３１のＡ１入力側に接続されて
いる。バス論理装置１２８のＤ５出力は複式の２
対１アドレス・マルチプレクサ１３３のSEL入力
側に接続され、Ｄ６出力は制御回線１０２ａに接
続される。 FIFO装置１３１に対するＡ２入力はデータ制
御装置１１３のＤ１出力側に接続され、Ｄ２出力
はデータ制御装置１１３のＡ３入力側に接続され
る。データ制御装置１１３に対するＡ４入力は制
御回線１３４によりフアームウエア制御システム
の出力側に接続され、Ａ５入力は制御回線２９ａ
に接続される。データ制御装置１１３のＤ２出力
は制御回線１２１に接続され、Ｄ３出力は制御回
線１３５によりデータFIFO装置１１８の制御
（CTR）入力側に与えられる。データ制御装置１
１３のＤ４出力はレジスタ及びオフセツトレンジ
制御装置７７のＡ１入力側に与えられ、Ｄ５出力
はSHRDレジスタ装置９８のLD入力側に至る制
御回線９８ａに与えられる。 レンジ及びオフセツトレンジ制御装置７７に対
するＡ２入力はメモリー・アドレス・レジスタ１
３６のＤ１出力側に接続され、Ａ３入力は制御回
線１３７によりフアームウエア制御システムの出
力側に接続される。レンジ及びオフセツトレンジ
制御装置７７のＤ２出力はAMUX７２の入力側
に至るデータ・ケーブル７６に与えられる。レン
ジ及びオフセツトレンジ制御装置７７のＤ３出力
は、装置アダプタ１４のＡ３入力側に至る制御回
線７７ａと、前述の如くテスト論理装置１０２の
Ａ４入力側に至る制御回線１０２ｂに与えられ
る。 メモリー・アドレス・レジスタ１３６は、バイ
ト又は１ワードが２バイトからなるワードのいず
れかをカウントするよう制御できる24ビツトのア
ツプ・カウンタからなる。メモリー・アドレス・
レジスタ１３６の８ビツトのＤ１出力は又アドレ
ス・マルチプレクサ１３３のＢ１入力に与えら
れ、８ビツトのＤ２出力はアドレス・マルチプレ
クサ１３３のＢ２入力に与えられる。メモリー・
アドレス・レジスタ１３６の８ビツトのＤ３出力
はデータ・ケーブル１３８によりメガバス１３に
与えられる。メモリー・アドレス・レジスタ１３
６に対するLD入力は制御回線１３６ａ上のフア
ームウエアにより与えられる。アドレス・マルチ
プレクサ１３３に対する８ビツトのＡ１およびＡ
２入力はデータ・ケーブル１３９および１４０を
経てデータ・レジスタ８２により与えられる。 MPDC１０の動作 動作においては、MPDC１０は装置アダプタ
１４とインターフエースし、装置アダプタ１４は
更に第１図に示される如く複数個のデイスク装置
１５にサービスが可能である。 もしメガバス１３から自発的なバス要求が受取
られると、バス論理装置１２８はテスト論理装置
１０２に至る回線１０２ａ上に信号を生じる。更
に、装置アダプタ１４の要求は制御回線１２５上
の割込み信号により表示される。これによりテス
ト論理装置１０２は、装置アダプタ１４の要求
か、メガバス１３の要求がサービスされるべきか
を通知される。これと同時に、テスト論理装置１
０２は、制御回線１２６上の信号によりフアーム
ウエアに対して実行されるべきマイクロ命令シー
ケンスを表示する。要求が既にタスクの実行に関
連させられているデイスク装置に指向される場
合、バス論理装置１２８はシステムのハードウエ
ア制御下でメガバス１３に対して否受理
（NAK）状況信号を生じる。もし現在タスクの
実行に関連していないデイスク装置がメガバス１
３によりアドレス指定されるがMPDC１０がそ
の時点で第２のデイスク装置と関連する前のタス
クの実行に関与していれば、バス論理装置１２８
はメガバス１３に対して待機状況信号を発する。
アドレス指定されるデイスク装置が使用中でな
く、MPDC１０が前のタスクの実行中の装置の
サービスに関与していなければ、受理（ACK）
状況信号がメガバス１３に対して発される。 MPDC１０の動作中データ転送用のデータ経
路は第４図と第５図のシステムと組合されて作用
するフアームウエアにより用意される事が理解さ
れよう。然し、データ転送はシステムのハードウ
エア／フアームウエア制御下で生じる。このよう
なハードウエアの詳細な説明は米国特許第
3993981号、および下記のハネウエル社の照合マ
ニユアル、即ちMPDC照合マニユアル、Doc.No.
71010241−100、注文No.FM55、Rev.0；MPDCカ
ートリツジ・デイスク・アダプタ照合マニユアル
Doc.No.71010239−100、注文No.FM57、Rev.0；
MPDCデイスク・アダプタ照合マニユアルDoc.
No.71010441−100、注文No.FK90、Rev.0において
見出されよう。 読出し又は書込み操作においては、第１図の
CPU１１は最初アドレス・シフト・レジスタ７
０に対してチヤンネル宛先番号および機能コード
を与える。アドレス・シフト・レジスタ７０は、
システムのハードウエア制御下で16進のロータ
リ・スイツチにおいてセツトされた宛先番号に比
較され、もしマツチングが示されると、バス論理
装置１２８はバス１３に対する整合状態確認を応
答する。この応答は前述の如く待機、否受理
（NAK）又は受理（ACK）のいずれかである。
もしACK応答がバス論理装置１２８によりメガ
バス１３に対して発されると、バス論諭装置１２
８は更に使用中信号をメガバス１３に与えて以降
のバス要求を待機状態におく。その後システムの
ハードウエアはメガバス１３とMPDC１０間の
データ転送を制御する。 読出し又は書込み操作の間デイスク装置の作用
の制御のための手段を提供するため、CPU１１
は又、ハードウエア制御下でデータ・レジスタ８
２とアドレス・シフト・レジスタ７０にロードさ
れる構成ワードＡをメガバス１３に与える。ロー
ド操作の完了と同時に、システムのハードウエア
はメガバス１３に対してACK信号を発し、これ
に使用中信号が続く。フアームウエアは使用中信
号を検出し、スクラツチパツド・メモリー８１に
記憶するため演算装置８５を介してアドレス・シ
フト・レジスタ７０とデータ・レジスタ８２にお
けるデータの転送を制御する。フアームウエアが
メモリーの記憶作用を完了した時システムのハー
ドウエアに信号し、このハードウエアがアドレス
およびデータ・レジスタへの構成ワードＢのロー
デイングを制御する。次いで構成ワードＢはフア
ームウエア制御下でスクラツチパツド・メモリー
８１にロードされ、本プロセスは主メモリー・ア
ドレス、レンジ・カウント、タスクおよび状況要
求をこの順序で受取るべく反復される。タスクが
データ・レジスタ８２にロードされてスクラツチ
パツド・メモリー８１に記憶される時、このタス
クはフアームウエア制御下で実行される。同タス
クの完了と同時に、機能コードが調べられ、引き
受け得る状況要求の存在を検出する。 メモリーの記憶動作においては、フアームウエ
アは機能コードを検出してデータレジスタ８２か
らの情報が記憶されるスクラツチパツドアドレス
を決定する。更に、フアームウエアは機能コード
を調べる事によりデータのフオーマツト間の識別
が可能である。機能コード16進０７はタスクがス
クラツチパツド・メモリー８１にロードされた事
を示し、機能コード16進１１は構成ワードＡを、
機能コード16進１３は構成ワードＢを識別する。
更に、機能コード16進０Ｄはレンジ・カウント
（転送されるデータバイト）を識別する。構成ワ
ードＡとＢ、タスク、およびレンジ情報は第３Ａ
図のＩ／Ｏ出力指令ワードのデータ・フイールド
により示される如きフオーマツトを有する事が判
ろう。然し、主メモリー・アドレス入力は、第３
Ａ図のＩ／OLD出力指令ワードにより示される
モジユール番号およびアドレス・フイールドから
なる。 データがデイスク装置から読出されて主メモリ
ー１２に記憶される読出し操作の間、システム・
ハードウエアは、主メモリー・アドレスの上位ビ
ツトと機能コードとメガバス１３からのチヤンネ
ル宛先番号をアドレス・シフト・レジスタ７０に
ロードし、主メモリー・アドレスの下位ビツト、
レンジ情報又はタスクをデータ・レジスタ８２に
ロードする。フアームウエア制御下では、アドレ
ス・シフト・レジスタ７０における情報は
AMUX７２およびOR論理装置８３を介して演算
装置８５のＡ１入力側にクロツクされる。更に、
制御回線１０６上のフアームウエア指令に応答し
て、演算制御装置９１は演算装置８５にあるモー
ドを生じてＡ１入力を選択する。これと同時に、
演算装置８５に対するＡ１入力はスクラツチパツ
ド・アドレス・カウンタ７９の入力側に与えら
れ、制御回線１１４に与えられるフアームウエア
指令下でスクラツチパツド・アドレス・カウンタ
７９にロードされる。 データ・ケーブル７３上のアドレス・シフト・
レジスタ出力の２ビツトは指標レジスタ７４のＡ
１入力側に与えられ、情報が読出されるべきデイ
スク装置を表示する。制御回線７４ａによるフア
ームウエア制御下で、２つの識別ビツトが指標レ
ジスタ７４にロードされる。指標レジスタ７４の
出力は、スクラツチパツド・アドレス・カウンタ
７９の２つの位置ビツトとしてセレクタ１１５に
与えられる。 フアームウエアは更に制御回路７９ｂ上にアツ
プ／ダウン信号を、又制御回線７９ａ上にクロツ
ク信号を生ずることによつて、スクラツチパツ
ド・アドレス・カウンタ７９を初期設定する。ス
クラツチパツド・アドレスカウンタ７９は、フア
ームウエア生成のクロツク信号により表示された
速度で増分又は減分方向にカウントするよう指令
される。指標レジスタ７４およびスクラツチパツ
ド・アドレス・カウンタ７９からの入力に応答し
て、セレクタ１１５はスクラツチパツド・メモリ
ー８１をアドレス指定する。そこでデータ・レジ
スタ８２に存在するデータはフアームウエア制御
下でAMUX７２、OR論理装置８３、およびデー
タ・ケーブル１１７を経るデータ経路によりセレ
クタ１１５が表示するスクラツチパツド・メモリ
ー・アドレスに転送される。構成ワードＡおよび
Ｂ、主メモリー・アドレス情報、レンジ情報、お
よびタスクはこれによりスクラツチパツド・メモ
リー８１にロードされる。 メモリー記憶作用の完了と同時に、フアームウ
エアはアドレス・シフト・レジスタ７０の機能コ
ードをアクセスしてタスクが表示されるかどうか
を決定する。特に、フアームウエアは制御ケーブ
ル８６により16進コード０７をBMUX８４のＡ
１入力側に与える。BMUX８４は制御回線８４
ａ上のフアームウエア制御信号を介してＡ１入力
に選択される。これと同時に、16進コードは演算
装置８５を介して送られ、アキユムレータ７５に
記憶される。その後、スクラツチパツド・アドレ
ス・カウンタ７９の出力はAMUX７２とOR論理
装置８３を経て演算装置８５のＡ１入力に送られ
る。フアームウエア制御下で、演算装置８５はア
キユムレータ７５におけるコードをスクラツチパ
ツド・アドレス・カウンタ７９の出力と比較す
る。もしマツチングすれば、タスクが表示されて
テスト論理装置１０２が制御回線１２６により信
号をフアームウエアに生じ、次のマイクロ命令の
シーケンスの実行を開始する。更に、制御回線１
３０上のフアームウエア制御信号に応答してバス
論理装置１２８はアドレス指定されたデイスク装
置のチヤンネルを使用中にセツトする。その後、
メガバス１３により送られる。現在のタスクが割
当てられた装置をアドレス指定するこれ以上の情
報はNAK状況信号で応答される。 タスクの存在の検出と同時に、フアームウエア
はスクラツチパツド・メモリー８１に記憶された
タスクをアクセスし、AMUX７２およびOR論理
装置８３を介して前記情報を演算装置８５に転送
する。フアームウエア制御下で、演算装置８５お
よびテスト論理装置１０２はタスク情報をテスト
して実行されるべき指令を決定する。例えば、タ
スクはデイスク・シーク、再較正、読出し又は書
込み操作が要求される事を表示する。これ等のテ
ストの結果は、制御ケーブル１２６によりフアー
ムウエアに対してテスト論理装置１０２により与
えられる。 データが主メモリー装置１２から読出されてデ
イスク装置に書込まれる書込み操作においては、
フアームウエア制御下のアダプタ論理装置２９は
装置アダプタ１４にストロープを発して４のカウ
ントを内部のデータ・カウンタにロードする。更
に、アダプタ論理装置２９は一連の４つのストロ
ーブを発して構成ワードＡおよびＢを装置アダプ
タ１４のデータ・バツフアにロードするよう指令
される。特に、情報はフアームウエア制御下でス
クラツチパツド・メモリー８１からBMUX８４
および演算装置８５を経て装置アダプタ１４に至
るデータ・ケーブル９２と９４に送られる。 アダプタ論理装置２９がBEGIN
EXECUTION指令を装置アダプタ１４に発する
前に、メガバス１３はデータの転送のためセツト
アツプされねばならない。フアームウエアはオフ
セツト・レンジの２つのダミー・バイトを制御ケ
ーブル８６によりBMUX８４に与え、演算装置
８５およびデータ・ケーブル９６に沿つてメモリ
ー・アドレス・レジスタ１３６に対するバイトの
転送を制御する。メモリー・アドレス・レジスタ
１３６のローデイングは回線１３６ａ上のフアー
ムウエア制御下で行われる。次に、フアームウエ
アはスクラツチパツド・メモリー８１に記憶され
たレンジ情報をアクセスしてこの情報をBMUX
８４および演算装置８５を介してメモリー・アド
レス・レジスタ１３６に至るデータ・ケーブル９
６に対して転送する。レンジ・データがメモリ
ー・アドレス・レジスタ１３６にロードされる
時、オフセツト・レンジ・データはレンジ及びオ
フセツトレンジ制御装置７７に転送される。その
後レンジ・データの２バイトはメモリー・アドレ
ス・レジスタ１３６からフアームウエア制御下で
レンジ及びオフセツトレンジ制御装置７７に転送
され、スクラツチパツド・メモリー８１における
アドレス情報の３バイトも同様にメモリー・アド
レス・レジスタ１３６に記憶される。これにより
MPDC１０は表示されたデイスク装置に書込み
を行うため主メモリー１２からデータを受取るた
めの用意がなされる。 データ転送を開始するため、フアームウエアは
スクラツチパツド・メモリー８１はアクセスして
CPU１１により前に与えられたMPDCチヤンネ
ル番号を転送し、バス・データ・レジスタ１００
に記憶するためBMUX８４および演算装置８５
を介してチヤンネル番号を転送する。この時、デ
ータが読出されるべき主メモリー・アドレスはメ
モリー・アドレス・レジスタ１３６に存在し、
MPDC１０のチヤンネル宛先番号はバス・デー
タ・レジスタ１００に存在する。 フアームウエア又バス論理指令を制御ケーブル
８６によりBMUX８４に与え、これ等指令をア
キユムレータ７５に記憶する。このアキユムレー
タ７５から、指令はデータ・ケーブル１０３を経
てバス論理装置１２８に与えられる。論理シーケ
ンスにおけるこれ等の指令はバス論理装置１２８
に、主メモリー１２に対してデータがMPDC１
０に与えられるべき事を確認する応答を要求する
要求を発し、アドレス指定されたシステム装置と
して主メモリー１２を識別する主メモリー・チヤ
ンネル番号を発し、MPDC１０がバイト・モー
ドにあるかワード・モードにあるかについての表
示を発するように命令する。 通常の作用においては、読出し又は書込み指令
は常にフアームウエアが装置アダプタ１４に指令
してデイスク装置の読出し／書込みヘツドを位置
決めするシーク指令により先行される。更に、装
置アダプタ１４は、情報が読出されあるいは書込
まれるべき適正なヘツドを選択するよう命令され
る。次いで装置アダプタ１４は、構成ワードＡお
よびＢをデイスクの表面から読出されたデータと
比較する。もし指定された記録が所定位置にある
事を示すマツチングが検出されると、装置アダプ
タ１４は書込み指令をデイスク装置に発して記録
にヘツダー・ギヤツプの書込みを開始する。この
期間中、装置アダプタ１４は又制御回線１１０に
よりハードウエア制御装置１０８に割込みを生じ
る。これに応答して、ハードウエア制御装置１０
８はテスト論理装置１０２のＡ入力に対して信号
を発し、制御回路１２６を介してフアームウエア
に対して前記のシステムのハードウエアに制御が
切換えられるべき事を通知する。これと同時に、
フアームウエアは制御回線１０９に使用可能ハー
ドウエア指令を発し、更に制御回線１３４を介し
て指令をデータ制御装置１１３に発してメモリー
からデータを要求する際FIFO装置１３１の作用
を制御する。FIFO装置１３１は、主メモリー１
２からのデータ・ワードの受取りのためデータ
FIFO装置１１８における空間の利用度を予期す
るよう作用する。特に、バス論理装置１２８が主
メモリー１２からのデータ・ワードを要求する度
に、ダミー・バイトがFIFO装置１３１にロード
される。その後バス論理装置１２８は、もしダミ
ー・バイトがFIFO装置１３１の入力レジスタか
らFIFOスタツクに落ちた場合に限り、データの
第２のワードを要求する。これと同時に主メモリ
ー１２はメガバス１３を介してデータ・レジスタ
８２にデータ・ワードを発する。 バス論理装置１２８が主メモリー１２からのデ
ータ・ワードを要求してこのワードを受入れた
時、バス論理装置１２８はデータ制御装置１１３
のＡ２入力側に信号を発する。これに応答して、
データ制御装置１１３は制御回線１３５上の指令
をデータFIFO装置１１８に発してデータ・レジ
スタ８２からのデータを記憶させる。前記の作用
は、データFIFO装置１１８がデータの32バイト
で充填される迄反復される。 データFIFOが充填されると、装置１１８は制
御回線１０８ａによりハードウエア制御装置１０
８に信号を発する。これと同時に、ハードウエア
制御装置１０８は、制御回路１１１によりストロ
ーブをアダプタ論理装置２９に発する。アダプタ
論理装置２９は、更にストローブを装置アダプタ
１４に発してデータ・バイトがデータFIFO装置
１１８から装置アダプタ１４に転送される事を表
示する。同じストローブが制御回線２９ａと１１
８ｂによりデータFIFO装置１１８のTOP（並列
転送）ターミナルに与えられる。これと同時にデ
ータFIFO装置１１８のＤ１およびＤ２出力は
OR論理装置８３および演算装置８５を経てデー
タ・ケーブル９２，９４により装置アダプタ１４
に転送される。 アダプタ論理装置２９のストローブは又制御回
線２９ａによりデータ制御装置１１３に与えられ
る。このようなストローブの内の２つが受取られ
る事は、２バイトのデータ・ワードがデータ
FIFO装置１１８から装置アダプタ１４に転送さ
れた事を示す。これと同時にデータ制御装置１１
３は、FIFO装置１３１のＡ２入力に制御信号を
発してFIFOのスタツクの出力レジスタからダミ
ー・バイトをドロツプ・アウトさせる。これによ
りFIFO装置１３１の入力レジスタは空になり、
信号をバス論理装置１２８に発して主メモリー１
２からの別のデータ・ワードに対する要求を開始
する。前記のプロセスは装置アダプタ１４が記録
の書込完了を表示する迄継続する。 装置アダプタ１４はデイスク装置における書込
み操作を制御する事が判るであろう。データがデ
イスクに書込まれつゝある時、装置アダプタは制
御回線１２５によりテスト論理装置１０２に信号
して装置アダプタ１４の内部のバツフアが空にな
る迄データの提供を停止させる。この期間中、テ
スト論理装置１０２は、フアームウエア制御シス
テムに対して制御がハードウエアからフアームウ
エアに転換される事を通知する。装置アダプタ１
４が別のデータの受取りの用意がある時、制御回
線１２５の論理状態は変更される。これと同時
に、テスト論理装置１０２はデータ転送を再開す
るためにフアームウエアに対して制御をハードウ
エアに戻す事を通知する。このプロセスは、零の
レンジ・カウントにより示される如くデータ転送
が完了される迄継続する。 バス論理装置１２８が別のデータ・ワードを要
求する毎に、システムのハードウエア制御下のデ
ータ制御装置１１３はレンジ及びオフセツトレン
ジ制御装置７７のレンジ・カウンタを１だけ減分
する。更に、主メモリー・アドレスを含むデータ
要求がメガバス１３に発されて主メモリー１２に
より受入れられた後、レンジ及びオフセツトレン
ジ制御装置７７はメモリー・アドレス・レジスタ
１３６を２だけ増分し、レンジ・カウンタを１だ
け減分する。レンジ・カウントが尽きると、レン
ジ及びオフセツトレンジ制御装置７７は制御回線
７７ａおよび１０２ｂを通じて「レンジの終端」
（EOR）信号をそれぞれ装置アダプタ１４および
テスト論理装置１０２に発する。 制御回路１２５は２本の割込み回線を有する事
が判ろう。第１の割込み回線はフアームウエア要
求回線で、装置アダプタ１４が記録の中間に存在
する間制御がフアームウエアに戻されるべき事を
示す。第２の動込み回線は、非データ・サービス
要求がサービスされる事をフアームウエアに対し
て通知するのに使用される。このような作用は、
通常ある種のエラーが装置アダプタ１４に存在す
る事を表示する。 もしEOR信号がデイスク装置における記録の
間又は記録の終端に発されるならば、フアームウ
エアは書込み指令を終了する。もしEOR信号が
記録の終端が生じる前に装置アダプタ１４により
受取られるならば、装置アダプタ１４はダミー・
バイトで記録の残部を充填する。然し、もし
EOR信号が生じなければ、又制御回線１２７に
表示される装置アダプタ１４のエラーが存在しな
ければ、フアームウエアは装置アダプタ１４にお
いて構成ワードＡおよびＢを更新してデイスク装
置の次の論理的セクターを指示する。 フアームウエア制御システムの詳細（第６図） 第６図は、第４図および第５図に示されたシス
テムの作用を制御するためのフアームウエア制御
システムを機能的ブロツク図で示す。 16ビツトの戻りレジスタ２００の12ビツト出力
はセレクタ２０１のＡ１入力側に接続されてい
る。セレクタ２０１の12ビツト出力は更に16ビツ
トのマイクロプログラム・アドレス・カウンタ２
０２の入力側に与えられ、マイクロプログラム・
アドレス・カウンタ２０２の12ビツト出力は記憶
されたマイクロプログラムのマイクロ命令を有す
る4.0K×16ビツト読出し専用記憶装置（ROS）
２０３の入力側に接続されている。ROS２０３
の16ビツトのＤ１出力は16ビツトのマイクロプロ
グラム命令レジスタ２０４の入力側に接続され、
ROS２０３のＤ２出力はセレクタ２０１のＡ３
入力側に与えられる。 マイクロプログラム命令レジスタ２０４は、第
４図のテスト論理装置１０２から制御信号を制御
回線１２６により受取りリセツトあるいはクリア
される。マイクロプログラム命令レジスタ２０４
の16ビツトの出力はデコーダ２０５の入力側と、
戻りレジスタ２００のＡ１入力側と、フアームウ
エア配分装置２０６のＡ１入力側に与えられる。
レジスタ２０４の１ビツト出力は戻りレジスタ２
００のLD入力側に与えられる。 デコーダ２０５のＤ１出力はセレクタ２０１の
Ａ２入力側に与えられ、デコーダ２０５のＤ２出
力は戻りレジスタ２００のＡ２入力側に与えられ
る。更に、デコーダ２０５のＤ３出力はフアーム
ウエア配分装置２０６のＡ２入力側に与えられ
る。フアームウエア配分装置２０６のＤ１出力は
バス論理装置１２８に至る制御回線１３０に与え
られ、Ｄ２出力はデータ制御装置１１３に至る制
御回線１３４に与えられる。フアームウエア配分
装置２０６のＤ３出力はアダプタ論理装置２９の
Ａ２入力側に接続された制御回線１２７に与えら
れ、Ｄ４出力は演算制御装置９１に至る制御回線
１０６に与えられる。Ｄ５出力はハードウエア制
御装置１０８のＡ１入力側に接続される制御回線
１０９に与えられ、Ｄ６出力はレンジ及びオフセ
ツトレンジ制御装置７７のＡ３入力側に至る回線
１３７に接続される。Ｄ７出力は制御ケーブル８
６に接続され、Ｄ８出力はスクラツチパツド・ア
ドレス・カウンタ７９に対するロード指令を送る
制御回線１１４に与えられる。Ｄ９出力は制御回
線１１６に与えられ、Ｄ１０出力は制御回線１２
４に与えられる。Ｄ１１出力は制御回線７０ｂに
与えられ、Ｄ１２出力は制御回線７２ａに、又Ｄ
１３出力は制御回線８４ａに与えられる。Ｄ１４
出力は回線７５ａに、Ｄ１５出力は回線７４ａ
に、又Ｄ１６出力は回線７９ａに与えられる。Ｄ
１７出力は回線７９ｂに与えられ、Ｄ１８出力は
回線１３６ａに与えられる。フアームウエア配分
装置２０６のＤ１９出力はマイクロプログラム・
アドレス・カウンタ２０２のLD入力側に与えら
れ、該カウンタ２０２のLD入力側に与えられ、
該カウンタ２０２のクロツク入力は制御回線２０
７を経てシステムのハードウエアにより与えられ
る。更に制御回線２０７はマイクロプログラム命
令レジスタ２０４のLD入力側に接続されている。 ROS２０３に記憶される16ビツトのフアーム
ウエア指令は４つのフイールド、即ちOPCODE、
AMUX７２選択、BMUX８４選択、および雑務
フイールドに分割されている。フアームウエア指
令は更に各々が指定された操作を行うためのビツ
ト構成を表わす７つのカテゴリーに区分されてい
る。フアームウエア指令の７つの基本的なカテゴ
リーとは、雑務指令、バス論理指令、ALU指令、
定数値データ指令、メモリー指令、テスト指令、
および分岐指令である。フアームウエアの各カテ
ゴリーは、ROS２０３のビツト０、１および２
の２進復号である特定のOPCODEにより識別さ
れる。 作用においては、マイクロプログラム・アドレ
ス・カウンタ２０２はフアームウエア制御下でセ
レクタ２０１からロードされ、その後制御回線２
０７上のハードウエア・システム制御信号により
クロツクされる。マイクロプログラム・アドレ
ス・カウンタ２０２の出力はROS２０３をアド
レス指定し、ROS２０３はこれに応答してマイ
クロ命令をマイクロプログラム命令レジスタ２０
４に与える。マイクロプログラム命令レジスタ２
０４はハードウエア制御下でマイクロ命令をロー
ドし、このマイクロ命令ビツト構成をデコーダ２
０５、フアームウエア配分装置２０６、および戻
りレジスタ２００に与える。 ROS２０３に記憶されたマイクロ命令シーケ
ンスが実行される順序はいくつかの方法のいずれ
かで制御できる。テスト論理装置１０２はリセツ
ト信号を発してノン・オペレーシヨン（no−op）
命令をマイクロプログラム命令レジスタ２０４に
発生させる。これと同時にマイクロプログラム命
令レジスタにおける現在の命令をスキツプして次
に生じる命令に進行する。あるいは又、マイクロ
プログラム・アドレス・カウンタ２０２は、
ROS２０３と戻りレジスタ２００から形成され
たマイクロ命令アドレスでロードされ得る。第６
図のフアームウエア制御システムは、このように
マイクロプログラムの実行における重要な多能性
を提供する。 ROS２０３においてアドレス指定された各マ
イクロ命令がマイクロプログラム命令レジスタ２
０４にロードされる時、命令ベツト構成と、命令
のカテゴリーを識別するデコーダ２０５からの２
進コードはフアームウエア配分装置２０６に与え
られる。これに応答して、フアームウエア配分装
置２０６は前述の如くフアームウエア制御信号を
第４図および第５図のシステムに与える。 デコーダ２０５およびフアームウエア配分装置
２０６の作用については付表Ａ〜Ｋを照合すれば
更によく理解されよう。OPCODEは表Ａに規定
されるが、これは表Ｂ〜Ｋの１つのポイントを与
える。例えば、OPCODE000は表Ｂの各種指令を
表わす。OPCODE010は表Ｃに関し、
OPCODE011は表Ｄ、OPCODE100は表Ｅ、およ
びOPCODE１０１は表Ｆに関する。更に、
OPCODE１１０は表Ｇに関し、OPCODE１１１
は表に関する。
る。 イ 産業上の利用分野 ロ 従来の技術とその問題点 ハ 発明の目的 ニ 問題点を解決するための手段とその作用 ホ 図面の関係 ヘ 実施例の説明 本発明の利用されるシステムの概略（第１図） MPDC１０の概略（第２図） MPDC１０で用いられる機械命令のフオーマ
ツト（第３Ａ図、第３Ｂ図） 本発明の利用されるシステムの動作の概略 MPDC１０の詳細（第４図、第５図） MPDC１０の動作 フアームウエア制御システムの詳細（第６図） 本発明の構成の詳細（第７図） 本発明による装置の動作 本発明による技術的効果（その１） データFIFO装置の詳細（第８図） データFIFO装置の動作（第９図） データ転送時のシステム動作（第１０図） データ書込み時のシステム動作（第１１図） 本発明による技術的効果（その２） イ 産業上の利用分野 本発明は、周辺記憶装置と主メモリー間のデー
タの流れを追跡するための計数装置に関し、特に
ハードウエア制御を特徴とする大きなデータ転送
速度とフアームウエアの経済性および信頼性を結
び付けるデータ転送計数装置に関する。 ロ 従来の技術とその問題点 複数個のシステム機器が非同期で相互通信を行
うため共通の通信バスに電気的に結合されるデー
タ処理システムについては、共に本発明の譲受人
に譲渡された米国特許第3993981号、および1975
年12月22日出願の米国特許出願第643439号に開示
されている。 共通バス構造を有する従来技術のデータ処理シ
ステムは、デイスクの如き大容量記憶装置と共通
バス間のデータ転送を行うため単にフアームウエ
ア制御に依存して来た。従来の転送速度の10倍の
速度でデータ・ワードを供給する大容量記憶装置
の組込みを行うに当つて新らしい制御構造が必要
とされるに至つた。更に、スクラツチパツド・メ
モリーから直接得られるメモリー・アドレス・情
報及びレンジ情報の訂正に起因する時間的な損失
はもはや許容の限度に達していた。このように、
システムのデータ速度は、これ迄のあらゆるフア
ームウエア制御形態とは異なるものを必要として
いた。 ハ 発明の目的 本発明は、システムのデータ制御が大きなデー
タ転送速度を許容するようにフアームウエアとハ
ードウエア間で分担されるシステムを提供するこ
とを目的とするものである。 ニ 問題点を解決するための手段とその作用 フアームウエア制御とハードウエア制御の両方
に応答する計数システム構造は、データのバイト
転送を動的に追跡するためのものである。 特に、第７Ａ図に示すように、メモリー・アド
レス・カウンタ３００，３０２，３０３、レン
ジ・カウンタ３０６，３０７およびオフセツト・
レンジ・カウンタ３０８，３０９を直列のデータ
経路を構成するよう接続して、これによりフアー
ムウエアとの対話が最少限度となるようなデー
タ・ロードを可能にする。メモリー・アドレス情
報、レンジ情報およびオフセツト・レンジ情報を
含む複数のパラメータが、データ転送に先立つて
フアームウエアの制御下でこれらのカウンタに連
続した直列の情報転送においてスクラツチパツ
ド・メモリー（第４図の８１）からロードされ
る。その後、フアームウエア制御は、データ転送
の間のハードウエア制御をしてアドレス・カウン
タの増分およびレンジ・カウンタの減分即ち修正
を同時に可能にさせて、フアームウエア制御下で
可能なデータ転送速度より大きなデータ転送速度
を許容する。 ホ 図面の関係 本発明およびその目的、長所を更に良く理解す
るためには、添付図面に関する以下の記述を参照
すれば良いが、それに先立つて添付図面の内特に
第２図、第４図乃至第７図の間の関係を説明す
る。 まず第４図、第５図および第６図は、１つに組
み合わされて全体として第２図の装置の構成を詳
細に示す。各部分は必ずしも１対１に対応するも
のではないが、概略示せば次の通りである。 第２図の構成要素 ２０…７０（第４図）、１３３，１３６（第５図） ２１…７１（第４図）、３１２，３１４，１３８
（第５図） ２２…７７（第５図） ２３…１３６から７７への線（第５図） ２４…７２，７５，８４，８５（第４図） ２５…７３（第４図）、９６（第４図、第５図） ２６…７６（第４図、第５図） ２７…第６図全体 ２８…第６図の２０６からの各制御線（第６図、
第５図、第４図） ２９…２９（第４図） ３０…１１１（第４図） ３１…７４，７９，８１，１１５（第４図） ３２…９３，７８，８０，８７，１０５（第４
図） ３３…９４，１１９（第４図） ３４…１２８，１３１（第５図） ３５…８８，１０３（第４図、第５図） ３６…８２，９８，１００，１１８，１２２（第
４図） ３７…９７，９９，８２から７２への線、１１８
のＤ１およびＤ２出力（第４図） ３８…２９から１４のＡ１への線（第４図） ３９…１３０（第５図、第６図） ４０…１２９（第５図） ４１…１２０，１２３（第４図） ４２…無し ４３…３１５（第７Ａ図） ４４…無し 第７Ａ図は第５図の下半分に示された、１３
３，１３６および７７からなる部分の構成を詳細
に示し、第７Ｂ図は第７Ａ図の３０４および３１
６からなる部分の構成を詳細に示す。第５図と第
７Ａ図との関係は次の通りである。 第５図の構成要素 第７Ａ図の構成要素 ７７…３０６，３０７，３０８，３０９，３１６ １３３…３１０，３１１ １３６…３００，３０２，３０３ １３７…無し １３８…３０５ ヘ 実施例の説明 本発明の利用されるシステムの概略（第１図） 第１図は、以下「メガバス１３」と呼ぶ共通通
信バスにより中央プロセサ（CPU）１１と主メ
モリー１２に対して中規模の性能のデイスクコン
トローラ（MPDC）１０を電気的に接続させる
コンピユータ・システムを機能的ブロツク図で示
す。MDPC１０は大容量記憶媒体からデータを
受取り記憶するためのマイクロプログラム化され
た周辺部制御サブシステムである。このコントロ
ーラは、マイクロプログラム命令を記憶した以下
に説明する読出し専用記憶装置（ROS）を含ん
でいる。このROSは、複数個のデイジー
（daisy）形接続のデイスク装置１５を支持する能
力を有する装置アダプタ１４の如き大容量記憶ア
ダプタと通信する。 メガバス１３は、システム内のどの２装置間に
も情報経路を提供する。この経路は構造的には非
同期のもので、これにより各種の速度の各装置を
効率的に作用させる事が可能となる。このバス
は、主メモリー１２とデイスク装置１５間の通信
要求、制御指令、状況信号およびデータ転送を含
む情報転送を行う。 他のシステムの装置との通信を要求するシステ
ム装置は全てバス・サイクル要求を生じる。バ
ス・サイクルが与えられると、要求側の装置はマ
スターとなり、アドレス指定されたシステムの装
置はスレーブとなる。あるバスの中継作用には要
求サイクルと共に応答サイクルを必要とする。例
えば、マスター装置は、スレーブ装置に対して自
らを識別させ、応答が要求されている事を表示す
る。要求された情報が利用可能になると、スレー
ブ装置はマスターの役割を演じ、要求側の装置へ
の転送を開始する。 バス・サイクル要求のサービスにおいて、中央
プロセサは最も低い優先順位をとり、MPDC１
０は次に低い優先順位をとり、メモリー１２は最
高優先順位をとる。 第１図のシステムの更に詳細な背景的説明につ
いては、本発明の譲受人に譲渡され参考のため本
文中に引用される米国特許第3993981号に示され
ている。 MPDC１０の概略（第２図） 第２図は第１図のMPDC１０を機能ブロツク
図で示す。 メガバス１３は、アドレス・ケーブル２１によ
りアドレス論理装置２０に接続されている。アド
レス論理装置２０は、MPDC１０とメガバス１
３間でメモリーアドレス、チヤンネル宛先番号お
よび機能コードを転送するアドレス・トランシー
バを含む。アドレス論理装置２０は、更に
MPDC１０内のアドレスケーブルに情報を配分
するための制御論理装置も含む。 アドレス論理装置２０は、一方向性の制御ケー
ブル２３によりレンジ及びオフセツト・レンジ論
理装置２２に接続され、両方向性の制御ケーブル
２５により演算論理装置２４に接続されている。
レンジ及びオフセツト・レンジ論理装置２２は、
読出し又は書込み操作の間、転送されるバイトの
数をロードされる16ビツトのレンジ・カウンタ
（第７Ａ図の３０６，３０７）を含んでいる。こ
の論理装置は、更に読出しデータ転送の間、無視
される先行データ・バイトの数を表示するカウン
トでロードされる16ビツトのオフセツト・レン
ジ・カウンタ（第７Ａ図の３０８，３０９）を含
んでいる。 演算論理装置（ALU）２４は、MPDC１０内
の全てのデータ操作の中心である。このようなデ
ータ操作は、MPDC１０とメガバス１３間、又
はMPDC１０と装置アダプタ１４間に生じ得る。
ALU２４は入力データについて論理演算と算術
演算の両方を行い、第４図に示すＡオペランド・
マルチプレクサ（AMUX）７２、Ｂオペランド
マルチプレクサ（BMUX）８４、８ビツトの演
算装置（AU）８５、および以下に更に説明する
８ビツトのアキユムレータ（ACU）７５からな
る。フアームウエア制御下で、AMUX７２は８
つのデータ・フイールドの１つを選択し、
BMUX８４は４つのデータ・フイールドの１つ
を選択する。AU８５はマルチプレクサにより選
択されたデータについて８ビツトの算術演算と論
理演算を行い、その結果を一時的に記憶するため
アキユムレータ７５に与える。 ALU２４は制御ケーブル２６によりレンジ及
びオフセツト・レンジ論理装置２２からレンジ制
御信号とオフセツト・レンジ制御信号を受取り、
又制御ケーブル２８によりマイクロプログラム制
御記憶論理装置２７からフアームウエア制御信号
を受取る。更に、ALU２４は、両方向性の制御
ケーブル３０によりアダプタ論理装置２９と通信
し、両方向性の制御ケーブル３２によりスクラツ
チパツド・メモリー３１と通信する。更に、
ALU２４は、両方向性の制御ケーブル３３によ
り装置アダプタ１４と通信し、一方向性の制御ケ
ーブル３５によりバス論理装置３４に対し制御情
報を与える。ALUは又両方向性のデータ・ケー
ブル３７によりデータ論理装置３６からデータを
受取りまた転送する。 アダプタ論理装置２９は、両方向性通信ケーブ
ル３８により装置アダプタ１４に接続されてい
る。アダプタ論理装置２９は、装置アダプタ１４
とMPDC１０間のデータおよび状況情報の転送
を制御するためMPDC１０に通信経路を与える。 スクラツチパツド・メモリー３１は、第４図に
示す指標レジスタ７４と、アドレス・カウンタ７
９と、アドレスセレクタ１１５と、スクラツチパ
ツド・メモリー８１と、スクラツチパツド・メモ
リーの作用を制御する論理作用素子からなる論理
装置を有する。データは、フアームウエアのメモ
リー書込み指令の実行中ALU２４のAMUX７２
からスクラツチパツド・メモリー３１の選択され
たアドレスに書込まれる。このスクラツチパツ
ド・メモリーからのデータは、MPDC１０内に
配分するためAMUX７２およびBMUX８４に送
られる。 マイクロプログラム制御記憶論理装置２７は、
当技術において公知の形式の典型的なもので、第
６図に示す戻りレジスタ２００と、セレクタ２０
１と、マイクロプログラム・アドレス・カウンタ
２０２と、読出し専用記憶装置（ROS）２０３
と、マイクロプログラム命令レジスタ（MPIR）
２０４と、デコーダ２０５と、以下に更に説明す
るフアームウエア配分装置２０６とを含んでい
る。ROS２０３は、常駐制御フアームウエアと
診断マイクロプログラムのための恒久的記憶を提
供し、実行のための各種のマイクロ命令シーケン
スを選択するようアドレス指定できる。ROS２
０３は、16個の1024×４ビツトのプログラム可能
な読出し専用メモリー（PROM）チツプの出力
側から得られる16ビツト巾の出力を与える。
ROS出力は、マイクロ命令の実行中の１クロツ
ク・サイクルの間ROSの出力を記憶するため使
用される16ビツト巾のレジスタであるMPIR２０
４に与えられる。 バス論理装置３４は、制御ケーブル３５により
ALU２４から、又ケーブル２８および制御ケー
ブル３９によりマイクロプログラム制御記憶論理
装置２７から制御信号を受取る。バス論理装置３
４は、両方向性の制御ケーブル４０によりメガバ
ス１３に接続されている。バス論理装置３４は、
メガバスのサイクル要求に応答しかつこの要求を
生成する事により非同期の初期接続手順操作を行
う。更に同時に生ずる複数のメガバス・サイクル
の要求および許与は、中間の優先順位のMPDC
１０および更に上位の優先順位の主メモリー１２
に関する優先順位に基いて行われる。 データ論理装置３６は、エラー・チエツカ、５
個の16ワード×４バイトの先入れ先出し（FIFO）
データ・バツフア、およびMPDC１０とメガバ
ス１３間のデータ転送即ち両方向性のデータ・ケ
ーブル４１を収容する読出しセレクタを含む。メ
ガバス１３からMPDC１０に入るどの情報もデ
ータ・トランシーバを介してゲートされてパリテ
イを検査される。前記データ論理装置３６は、シ
ステムのある装置からのバス・サイクル要求に応
答してMPDCチヤンネル番号をメガバス１３に
送るために使用される。５つのFIFO装置の内４
つはデータを受取り、５番目のFIFO装置はデー
タFIFO装置が一杯の時MPDC１０にサイクル要
求をさせないために使用される。FIFOチツプは、
合計16ワードの容量を与えるため14ワードをスタ
ツクし、さらに入出力レジスタにおいて１ワード
づつを保有する能力を有する。 MPDC１０の作用を制御するためのクロツク
信号は、8MHzの水晶発振器からなるシステムク
ロツク装置４２により与えられる。このシステム
クロツク信号は、MPDC１０内に配分される4M
Hzの矩形波を与えるクロツク論理装置４３に与え
られる。クロツク論理装置４３は又、同論理装置
４３を使用可能の状態にさせるかあるいはこれを
リセツトするため制御ケーブル４４によりマイク
ロプログラム制御記憶論理装置２７から制御信号
を受取る。 MPDC１０により行われる作用には、直接メ
モリー・アクセス（DMA）読出し、DMA書込
み、Ｉ／Ｏ出力指令、Ｉ／Ｏ入力指令、および割
込み操作が含まれる。これ等の操作の各々は、２
つのバス・サイクルを必要とする、DMA読出
し、およびＩ／Ｏ入力指令を除いて１つのバスサ
イクルを必要とする。 MPDC１０で用いられる機械命令のフオーマツ
ト（第３Ａ図、第３Ｂ図） 第３Ａ図および第３Ｂ図において、MPDC１
０とのメガバス通信に使用される機械命令用の特
定のパラメータ・フオーマツトを示す。データ転
送が生じる時、第１図のCPU１１は、宛先チヤ
ンネル番号、６ビツトの機能コード、および第３
Ａ図のＩ／Ｏ出力指令フオーマツトで示される如
きデータ・ワードを含むＩ／Ｏ出力指令と呼ばれ
る機械命令を生じる。宛先チヤンネル番号は要求
が向けられるシステムの装置を識別し、機能コー
ドはデータ転送が指向されるスクラツチパツド・
メモリー３１におけるアドレスを与える。機能コ
ードは、更にCPU指令を入力指令又は出力指令
等に識別する。データ・ワードは、実行されるタ
スク、レンジ情報およびオフセツト・レンジ情
報、主メモリー・アドレス情報、又はデータ転送
中デイスク装置の制御に使用される構成ワードを
含み得る。第３Ａ図に示す如く、宛先チヤンネル
番号および機能コードは、アドレス論理装置２０
によりメガバス１３とMPDC１０間で転送され
る。ソース・チヤンネル番号、主メモリー・アド
レス情報、レンジ情報およびオフセツトレンジ情
報、および予約区域に記憶される情報は、データ
論理装置３６によりメガバス１３とMPDC１０
間で転送される。もしデータが第１図の主メモリ
ー１２に書込まれるべきなら、CPU１１はDMA
メモリー書込み操作を発する。これに応答して、
開始メモリー・アドレス６０ａはアドレス・ケー
ブル２１を介してメガバス１３に与えられ、メモ
リーに書込まれるべきデータ６０ｂはデータケー
ブル４１を介してメガバス１３に与えられる。第
３Ａ図に示す如く、メモリー・アドレス・レジス
タは24ビツトのレジスタであり、データ・レジス
タは16ビツトのレジスタである。 もしデータを主メモリー１２から読出すべき場
合は、CPU１１はDMAメモリー読出し要求と呼
ばれる機械命令を発する。この命令には、24ビツ
トのメモリー・アドレス６１ａと、10ビツトのソ
ース・チヤンネル番号６１ｂと、６ビツトの予約
区域６１ｃが含まれる。メモリー・アドレス６１
ａは、アドレス論理装置２０に至るアドレス・ケ
ーブル２１を介してメガバス１３から受取られ
る。チヤンネル番号６１ｂと予約区域６１ｃは、
データ・ケーブル４１によりデータ論理装置３６
により受取られる。DMA読出し要求命令に応答
して、MPDCは、10ビツトの宛先チヤンネル番
号６２ａと、６ビツトの予約区域６２ｂと、転送
されるべきデータ６２ｃの16ビツトからなる
DMAメモリー読出し応答命令を発する。宛先チ
ヤンネル番号と予約区域はアドレス・ケーブル２
１によりメガバスに転送され、データの16ビツト
はデータ・ケーブル４１によりメガバス１３に転
送される。予約区域６２ｂの内容は予約区域６１
ｃの内容と同じである事が判るであろう。このよ
うに、CPU１１により予約区域６１ｃに記憶さ
れる情報は、予約区域６２ｂによりメガバス１３
に戻される。 CPU１１は主メモリー１２からデータを転送
し、MPDC１０がこのデータに対してなすべき
タスクを表示できる。例えば、CPU１１は、
MPDC１０を識別するための10ビツトの宛先チ
ヤンネル番号６３ａと、スクラツチパツド・メモ
リー・アドレスを識別するための６ビツトの機能
コード６３ｂと、表示されたスクラツチパツドメ
モリー３１の記憶場所に記憶されるべき16ビツト
のデータ６３ｃを有するＩ／Ｏ出力指令命令を発
する。前に説明したように、宛先チヤンネル番号
および機能コードはアドレス・ケーブル２１によ
りアドレス論理装置２０により受取られ、データ
はデータ論理装置３６に記憶される。このデータ
は、フアームウエアの制御下で論理装置３６から
ALU２４に転送され、その後スクラツチパツ
ド・メモリー３１に記憶される。CPU１１は、
スクラツチパツド・メモリー３１内に、レンジ情
報、オフセツト・レンジ情報、主メモリー・アド
レス情報、実行されるべきタスク、およびデータ
転送中デイスク装置の作用を制御するための構成
ワードを記憶するため別のＩ／Ｏ出力指令を発す
る。フアームウエアは、更に機能コードの下位ビ
ツトから、タスクが入力又は出力操作を含むかど
うかを決定する事ができる。タスクは、前述の
MPDC１０の操作のいずれをも含み得る。 もしCPU１１がMPDC１０からの情報を要求
する場合には、Ｉ／Ｏ入力指令命令が発せられ
る。この命令は、10ビツトの宛先チヤンネル番号
６４ａと、６ビツトの機能コード６４ｂと、要求
のソースを識別する10ビツトのソース・チヤンネ
ル番号６４ｃと、６ビツトの予約区域６４ｄから
なつている。CPU１１の要求に応答して、
MPDC１０は、10ビツトの宛先チヤンネル番号
６５ａと、予約区域６４ｄに生じるデータを記憶
した６ビツトの予約区域６５ｂと、16ビツトのデ
ータ６５ｃを含むＩ／Ｏ入力応答を発する。 データがスクラツチパツド・メモリー３１に書
込まれる時、２つのサイクル作用が生じる。
CPU１１は、２つの命令からなるＩ／Ｏロード
出力指令を発する。第１の命令は、主メモリー・
アドレスの上位の８ビツトを表示する８ビツト・
モジユール番号６６ａと、10ビツトの宛先チヤン
ネル番号６６ｂと、６ビツトの機能コード６６ｃ
と、24ビツトの主メモリー・アドレスの下位ビツ
トを表示する16のアドレス・ビツト６６ｄを含ん
でいる。モジユール番号、宛先チヤンネル番号、
および機能コードは、フアームウエアの制御下で
アドレス論理装置２０とALU２４を介してスク
ラツチパツド・メモリー３１に転送される。その
後このフアームウエアはスクラツチパツド・メモ
リー３１における機能コードをアクセスして、主
メモリー１２のアドレス・データが書込まれるス
クラツチパツド・メモリーアドレスを識別する。
このアドレスをスクラツチパツド・メモリー３１
にロードすると同時に、フアームウエアは、メガ
バス１３に対して作動可能信号を発するようにバ
ス論理装置３４に指令する。これに応答して
CPU１１は、MPDC１０を表示する10ビツトの
宛先チヤンネル番号６７ａと、６ビツトの機能コ
ード６７ｂと、レンジ・カウント情報が正か負の
いずれかであるかを示す上位ビツト６７ｃと、転
送されるべきデータ・バイトの番号を示す15のレ
ンジ・ビツト６７ｄを含む第２の命令を発する。
これと同時に、フアームウエアは機能コードをア
クセスしてレンジおよびＳビツトが記憶されるべ
きスクラツチパツド・メモリー３１の記憶場所を
決定する。 割込み操作においては、MPDC１０は、10ビ
ツトの宛先チヤンネル番号６８ａと、６ビツトの
論理零区域６８ｂと、10ビツトのソース・チヤン
ネル番号６８ｃと、６ビツトのソース優先順位レ
ベル番号６８ｄを有する割込みを発する。 MPDC１０が１つの作用を完了すると、この
割込みがCPU１１に発される。もしMPDC１０
の優先レベル番号が現在CPU１１により実施さ
れつゝあるタスクの優先順位より上位であるなら
ば、MPDC１０割込みが即時サービスされる。
さもなければ、CPU１１が受信される迄MPDC
１０は待機状態に入る。 データ転送中デイスク装置の作用を制御するの
に使用される２つの構成ワードのフオーマツトを
第３Ｂ図に示す。構成ワードＡおよびＢは、特定
の操作が開始されるデイスク・セクタのIDフイ
ールドのイメージを含む。特に、構成ワードＢ
は、ユーザ用に予約された７ビツトの区域
（RFU）６９ａと、１ビツトのトラツク番号６９
ｂと、８ビツトのセクター番号６９ｃを含んでい
る。セクター番号フイールドは、読出し又は書込
み操作中に各データ・フイールドが成功裡に転送
された後１つ増分される。 構成ワードＡは、４ビツトのRFUフイールド
７０ａと、１ビツトのプラター選択フイールド７
０ｂと、２ビツトのRFUフイールド７０ｃと、
９ビツトのシリンダー番号フイールド７０ｄを含
んでいる。シリンダ番号フイールドとプラター選
択フイールドは、デイスク・シーク操作のための
シーク引数として使用される。 本発明の利用されるシステムの動作の概略 本発明のデータ転送計数装置が用いられるシス
テムの全体的動作については、読出し又は書込み
操作の文脈において説明するのが最も良く判る。
もしスクラツチパツド・メモリー３１においてタ
スク・ワードを評価するフアームウエアが記録を
デイスクに書込むための指令を検出するならば、
フアームウエアはALU２４によりスクラツチパ
ツド・メモリー３１の構成ワードＡおよびＢをア
クセスする。その後、フアームウエアは装置アダ
プタ１４にワードを記憶し、このアダプタはこの
ワードをデイスクから読出されたトラツク情報と
比較する。アダプタ論理装置２９がIDマツチン
グのため探査中の期間において、フアームウエア
はバス論理装置３４に指令して主メモリー１２か
らデータを要求する。これに応答して、主メモリ
ー１２はデータの32バイトをデータ論理装置３６
のFIFO装置に転送する。データがデータ論理装
置３６にロードされつゝある時、レンジ及びオフ
セツトレンジ論理装置２２におけるレンジ・カウ
ントは減分され、アドレス論理装置は増分され
る。 IDマツチングが生じると、装置アダプタ１４
はデイスク・システムの表示された記録について
書込みギヤツプ操作を開始する。これと同時にデ
ータ論理装置３６におけるデータの32バイトの内
の16バイトがALU２４によりデータ論理装置３
６から装置アダプタ１４に移動される。データが
装置アダプタ１４に転送されつゝある時、フアー
ムウエアはバス論理装置３４に指令してメモリー
装置１２からの別のデータを要求する。前記のプ
ロセスは、レンジ及びオフセツトレンジ論理装置
２２のレンジ・フイールドが尽きる迄継続する。 もしデータがデイスク装置から読出されて主メ
モリー１２に書込まれるならば、CPU１１は最
初に構成ワードＡおよびＢ、レンジ情報、オフセ
ツト・レンジ情報、開始主メモリー・アドレス情
報、および実施されるべきタスクをスクラツチパ
ツド・メモリー３１内に記憶するための機械命令
を発する。アダプタ論理装置２９からのフアーム
ウエアが開始した制御信号に応答して、装置アダ
プタ１４はデイスク装置を探査して転送されるべ
きデータ記録を見出す。デイスク・トラツクが前
述の如く識別された時、データはハードウエア制
御下で制御ケーブル３３とALU２４によりデー
タ論理装置３６に転送される。ハードウエアはレ
ンジ及びオフセツトレンジ論理装置２２のオフセ
ツト・レンジ・カウントをアクセスして無視され
る先行データ・バイトの数を検出する。その後デ
ータ論理装置３６は、連続するデータから２バイ
ト・ワードを形成し、ハードウエア制御下で２バ
イトが受取られる毎に１ワードをメガバス１３に
転送する。データ転送は、アドレス論理装置２０
のレンジ・レジスタがデータ転送の完了を表示す
る迄、デイスク・アダプタ１４からデータ論理装
置３６に対して続行する。 MPDC１０の詳細（第４図、第５図） 第４図および第５図は第２図のシステムを更に
詳細な機能ブロツク図で示す。 24ビツトのアドレス・シフト・レジスタ７０は
24ビツトのデータ・ケーブル７１によりメガバス
１３に接続されている。アドレス・シフト・レジ
スタ７０の出力は８対１マルチプレクサ７２
（AMUX）のＡ２入力側に与えられる。アドレ
ス・シフト・レジスタ７０の出力のビツト15およ
び16は、データ・ケーブル７３により指標レジス
タ７４の２ビツトのＡ１入力側に与えられる。ア
ドレス・シフト・レジスタ７０のクロツク（CK）
入力は、以下に更に説明するフアームウエア出力
ターミナルに至る制御回線７０ａに接続される。 AMUX７２に対するＡ１入力はアキユムレー
タ７５の８ビツト出力側に接続され、AMUX７
２に対するＡ３入力はデータ・ケーブル７６によ
り以下に説明するレンジおよびオフセツト・レン
ジ制御装置７７の出力側に接続される。AMUX
７２に対するＡ４入力はデータ・ケーブル７８に
より８ビツトのスクラツチパツド・アドレス・カ
ウンタ７９の出力側に接続される。AMUX７２
に対するＡ５入力は指標レジスタ７４と２ビツト
出力Ｄ１から延在するデータ・ケーブル８０に接
続され、AMUX７２に対するＡ６入力は1K×８
ビツト・スクラツチパツド・メモリー８１の８ビ
ツトの出力側に接続される。AMUX７２に対す
るＡ７入力は16ビツト・データ・レジスタ８２の
出力に対して接続される。AMUX７２に対する
選択（SEL）入力は制御回線７２ａによりフアー
ムウエア出力ターミナルに接続される。AMUX
７２の８ビツト出力はOR論理装置８３のＡ１入
力側に接続される。 ４対１マルチプレクサ８４（BMUX）は、演
算装置８５のＡ２入力側に接続された８ビツトの
出力を有する。BMUX８４に対するＡ１入力は
制御ケーブル８６上のフアームウエアにより与え
られる。BMUX８４に対するＡ２入力はデー
タ・ケーブル８７によりスクラツチパツド・メモ
リー８１の出力側に接続される。BMUX８４に
対するＡ３入力は制御ケーブル８８により与えら
れ、BMUX８４に対するＡ４入力はデータ・ケ
ーブル８９によりアキユムレータ７５の出力側に
接続される。BMUX８４に対する選択（SEL）
入力は制御回線８４ａ上のフアームウエアにより
与えられる。 演算装置８５に対するＡ１入力はデータ・ケー
ブル９０によりOR論理装置８３の８ビツトのＤ
１出力側に接続され、演算装置８５に対するモー
ド入力は演算制御装置９１の出力に接続される。
演算装置８５の８ビツトの出力はアキユムレータ
７５の入力側に与えられ、データ・ケーブル９
２，９３によりスクラツチパツド・アドレス・カ
ウンタ７９のデータ入力側に与えられる。更に、
演算装置８５の出力はデータ・ケーブル９２と９
４により装置アダプタ１４のＡ２入力側に与えら
れ、又データ・ケーブル９５によりデータ・ケー
ブル９６に送られる。演算装置８５の出力は又デ
ータ・ケーブル９５，９７により第２の半読出し
（SHRD）レジスタ９８に与えられ、データ・ケ
ーブル９５，９９により16ビツトのバス・デー
タ・レジスタ１００の８ビツトのデータ入力側に
与えられる。更に演算装置８５の出力テスト論理
装置１０２のデータ入力迄延長するデータ・ケー
ブル９５，１０１に送られる。 アキユムレータ７５の出力は更にデータ・ケー
ブル１０３と指標レジスタ７４の２ビツトのＡ２
入力側に与えられる。アキユムレータ７５に対す
るロード（LD）入力は制御回線７５ａによりフ
アームウエア出力ターミナルに接続される。 演算制御装置９１のＡ１入力は制御回路１０６
によりフアームウエア制御システムの出力ターミ
ナルに接続され、制御装置９１に対するＡ２入力
は制御回線１０７によりハードウエア制御装置１
０８のＤ１出力に接続される。 ハードウエア制御装置１０８のＡ１入力はフア
ームウエア制御システムの出力に至る制御回線１
０９に接続され、Ａ２入力は制御回線１０８ａに
接続される。ハードウエア制御装置１０８のＡ３
割込み入力は装置アダプタ１４により制御回線１
１０に与えられる。ハードウエア制御装置１０８
に対するＡ４入力はシステムのハードウエア制御
から延長する制御回線１０８ｂに接続される。ハ
ードウエア制御装置１０８のＤ２出力は、制御回
線１１１によりアダプタ論理装置２９のＡ１入力
側に接続され、Ｄ３出力はデータ制御装置１１３
のＡ１入力に至る制御回線１１２に接続される。
ハードウエア制御装置１０８のＤ４出力は制御回
路７０ｂによりアドレス・シフト・レジスタ７０
のロード（LD）入力側に接続され、Ｄ５出力は
テスト論理装置１０２のＡ１入力側に接続され
る。ハードウエア制御装置１０８のＤ６は出力は
システムのハードウエア制御部に至る制御回線１
０８ｃに接続される。 制御回線７９ａ上のフアームウエア生成による
クロツク信号はスクラツチパツド・アドレス・カ
ウンタ７９のクロツク（CK）入力側に与えられ、
制御回線１１４上のフアームウエア制御信号はス
クラツチパツド・アドレス・カウンタ７９のLD
入力側に与えられる。更に、スクラツチパツド・
アドレス・カウンタ７９に対する上下方向
（up／down）選択入力側は制御回線７９ｂによ
りフアームウエア制御信号を受取る。スクラツチ
パツド・アドレス・カウンタ７９の２つの出力ビ
ツトはセレクタ１１５のＡ１入力側に与えられ
る。スクラツチパツド・アドレス・カウンタ７９
出力の下位の６ビツトはスクラツチパツド・メモ
リー８１のＡ２入力側に与えられる。 セレクタ１１５のＡ２入力は指標レジスタ７４
のＤ２出力側に接続され、指標レジスタ７４の
LD入力は制御回線７４ａに対してフアームウエ
アにより与えられる。セレクタ１１５の３ビツト
出力は、スクラツチパツド・メモリー８１のアド
レス（ADDR）入力に対して与えられ、セレク
タ１１５のSEL入力側は制御回線１１６によりフ
アームウエア制御信号を受取る。 スクラツチパツド・メモリー８１のＡ１入力は
データ・ケーブル１１７によりOR論理装置８３
の８ビツトのＤ２出力側に接続される。OR論理
装置８３に対するＡ２入力はデータFIFO装置１
１８のＤ１出力側に接続され、OR論理装置８３
に対するＡ３入力は前記データFIFO装置１１８
のＤ２出力側に接続される。OR論理装置８３に
対するＡ４入力はデータ・ケーブル１１９により
装置アダプタ１４により与えられる。 データ・レジスタ８２に対するデータ入力はメ
ガバス１３に電気的に接続された16ビツトのデー
タ・ケーブル１２０に接続され、データ・レジス
タ８２の出力は更にデータFIFO装置１１８の入
力側に接続される。データ・レジスタ８２に対す
るLD入力は制御回路８２ａ上のハードウエア制
御部により与えられる。更にデータ・レジスタ８
２の出力はデータ・ケーブル１３９と１４０に対
して与えられる。 バス・データ・レジスタ１００に対するLD入
力は、制御回線１２１上のデータ制御装置１１３
により与えられる。バス・データ・レジスタ１０
０の出力は、２対１データ・マルチプレクサ１２
２のＡ２入力側に与えられる。データ・マルチプ
レクサ１２２に対する16ビツトのＡ１入力は
SHRDレジスタ９８により与えられ、SHRDレ
ジスタ９８のLD入力は制御回線９８ａ上のデー
タ制御装置１１３により与えられる。データ・マ
ルチプレクサ１２２の出力は、16ビツトのデー
タ・ケーブル１２３によりメガバス１３に与えら
れる。 テスト論理装置１０２については、状況信号が
制御回線１２４上のフアームウエア制御システム
によりテスト論理装置１０２のＡ２入力側に与え
られる。更に、バス論理装置１２８は制御回線１
０２ａにより状況信号をテスト論理装置１０２の
Ａ３入力側に与え、レンジ及びオフセツトレンジ
制御装置７７は制御回線１０２ｂによりテスト論
理装置１０２のＡ４入力側にレンジ信号の終端を
与える。テスト論理装置１０２の論理装置１０２
のＡ５入力は、装置アダプタ１４のＤ１出力側か
らの割込み信号を送る制御回線１２５に接続され
る。テスト論理装置１０２は、以下に述べるフア
ームウエア制御システムに延在する制御回路１２
６に対して制御信号を提供する。 アダプタ論理装置２９は又、そのＡ２入力側に
接続された制御回線１２７上のフアームウエア信
号を受取る。アダプタ論理装置２９の出力は、装
置アダプタ１４のＡ１入力に与えられる。アダプ
タ論理装置２９の出力側から延在する制御回線２
９ａはデータ制御装置１１３のＡ５入力側および
データFIFO装置１１８の並列の転送（TOP）入
力側迄延在する制御回線１１８ｂに接続される。 第５図に示す如く、メガバス１３は両方向性の
データ・ケーブル１２９によりバス論理装置１２
８に接続される。バス論理装置１２８に対するＡ
２入力はアキユムレータ７５の出力を伝えるデー
タ・ケーブル１０３に接続され、Ａ３入力はフア
ームウエア制御システムの出力側に延長する制御
回線１３０に接続される。バス論理装置１２８に
対するＡ４入力はレンジ及びオフセツトレンジ制
御装置７７のＤ１出力側に接続され、Ａ５入力は
第１の先入れ先出し（FIFO）装置１３１のＤ１
出力側に接続される。バス論理装置１２８に対す
るＡ６入力は制御回路１２８ａ上のシステム・ハ
ードウエアにより与えられる。バス論理装置１２
８のＤ１出力はデータ・ケーブル８８に接続さ
れ、Ｄ２出力はデータ・マルチプレクサ１２２の
選択（SEL）入力側に至る制御回線１３２に接続
される。バス論理装置１２８のＤ３出力はデータ
制御装置１１３のＡ２入力側に接続され、Ｄ４出
力はFIFO装置１３１のＡ１入力側に接続されて
いる。バス論理装置１２８のＤ５出力は複式の２
対１アドレス・マルチプレクサ１３３のSEL入力
側に接続され、Ｄ６出力は制御回線１０２ａに接
続される。 FIFO装置１３１に対するＡ２入力はデータ制
御装置１１３のＤ１出力側に接続され、Ｄ２出力
はデータ制御装置１１３のＡ３入力側に接続され
る。データ制御装置１１３に対するＡ４入力は制
御回線１３４によりフアームウエア制御システム
の出力側に接続され、Ａ５入力は制御回線２９ａ
に接続される。データ制御装置１１３のＤ２出力
は制御回線１２１に接続され、Ｄ３出力は制御回
線１３５によりデータFIFO装置１１８の制御
（CTR）入力側に与えられる。データ制御装置１
１３のＤ４出力はレジスタ及びオフセツトレンジ
制御装置７７のＡ１入力側に与えられ、Ｄ５出力
はSHRDレジスタ装置９８のLD入力側に至る制
御回線９８ａに与えられる。 レンジ及びオフセツトレンジ制御装置７７に対
するＡ２入力はメモリー・アドレス・レジスタ１
３６のＤ１出力側に接続され、Ａ３入力は制御回
線１３７によりフアームウエア制御システムの出
力側に接続される。レンジ及びオフセツトレンジ
制御装置７７のＤ２出力はAMUX７２の入力側
に至るデータ・ケーブル７６に与えられる。レン
ジ及びオフセツトレンジ制御装置７７のＤ３出力
は、装置アダプタ１４のＡ３入力側に至る制御回
線７７ａと、前述の如くテスト論理装置１０２の
Ａ４入力側に至る制御回線１０２ｂに与えられ
る。 メモリー・アドレス・レジスタ１３６は、バイ
ト又は１ワードが２バイトからなるワードのいず
れかをカウントするよう制御できる24ビツトのア
ツプ・カウンタからなる。メモリー・アドレス・
レジスタ１３６の８ビツトのＤ１出力は又アドレ
ス・マルチプレクサ１３３のＢ１入力に与えら
れ、８ビツトのＤ２出力はアドレス・マルチプレ
クサ１３３のＢ２入力に与えられる。メモリー・
アドレス・レジスタ１３６の８ビツトのＤ３出力
はデータ・ケーブル１３８によりメガバス１３に
与えられる。メモリー・アドレス・レジスタ１３
６に対するLD入力は制御回線１３６ａ上のフア
ームウエアにより与えられる。アドレス・マルチ
プレクサ１３３に対する８ビツトのＡ１およびＡ
２入力はデータ・ケーブル１３９および１４０を
経てデータ・レジスタ８２により与えられる。 MPDC１０の動作 動作においては、MPDC１０は装置アダプタ
１４とインターフエースし、装置アダプタ１４は
更に第１図に示される如く複数個のデイスク装置
１５にサービスが可能である。 もしメガバス１３から自発的なバス要求が受取
られると、バス論理装置１２８はテスト論理装置
１０２に至る回線１０２ａ上に信号を生じる。更
に、装置アダプタ１４の要求は制御回線１２５上
の割込み信号により表示される。これによりテス
ト論理装置１０２は、装置アダプタ１４の要求
か、メガバス１３の要求がサービスされるべきか
を通知される。これと同時に、テスト論理装置１
０２は、制御回線１２６上の信号によりフアーム
ウエアに対して実行されるべきマイクロ命令シー
ケンスを表示する。要求が既にタスクの実行に関
連させられているデイスク装置に指向される場
合、バス論理装置１２８はシステムのハードウエ
ア制御下でメガバス１３に対して否受理
（NAK）状況信号を生じる。もし現在タスクの
実行に関連していないデイスク装置がメガバス１
３によりアドレス指定されるがMPDC１０がそ
の時点で第２のデイスク装置と関連する前のタス
クの実行に関与していれば、バス論理装置１２８
はメガバス１３に対して待機状況信号を発する。
アドレス指定されるデイスク装置が使用中でな
く、MPDC１０が前のタスクの実行中の装置の
サービスに関与していなければ、受理（ACK）
状況信号がメガバス１３に対して発される。 MPDC１０の動作中データ転送用のデータ経
路は第４図と第５図のシステムと組合されて作用
するフアームウエアにより用意される事が理解さ
れよう。然し、データ転送はシステムのハードウ
エア／フアームウエア制御下で生じる。このよう
なハードウエアの詳細な説明は米国特許第
3993981号、および下記のハネウエル社の照合マ
ニユアル、即ちMPDC照合マニユアル、Doc.No.
71010241−100、注文No.FM55、Rev.0；MPDCカ
ートリツジ・デイスク・アダプタ照合マニユアル
Doc.No.71010239−100、注文No.FM57、Rev.0；
MPDCデイスク・アダプタ照合マニユアルDoc.
No.71010441−100、注文No.FK90、Rev.0において
見出されよう。 読出し又は書込み操作においては、第１図の
CPU１１は最初アドレス・シフト・レジスタ７
０に対してチヤンネル宛先番号および機能コード
を与える。アドレス・シフト・レジスタ７０は、
システムのハードウエア制御下で16進のロータ
リ・スイツチにおいてセツトされた宛先番号に比
較され、もしマツチングが示されると、バス論理
装置１２８はバス１３に対する整合状態確認を応
答する。この応答は前述の如く待機、否受理
（NAK）又は受理（ACK）のいずれかである。
もしACK応答がバス論理装置１２８によりメガ
バス１３に対して発されると、バス論諭装置１２
８は更に使用中信号をメガバス１３に与えて以降
のバス要求を待機状態におく。その後システムの
ハードウエアはメガバス１３とMPDC１０間の
データ転送を制御する。 読出し又は書込み操作の間デイスク装置の作用
の制御のための手段を提供するため、CPU１１
は又、ハードウエア制御下でデータ・レジスタ８
２とアドレス・シフト・レジスタ７０にロードさ
れる構成ワードＡをメガバス１３に与える。ロー
ド操作の完了と同時に、システムのハードウエア
はメガバス１３に対してACK信号を発し、これ
に使用中信号が続く。フアームウエアは使用中信
号を検出し、スクラツチパツド・メモリー８１に
記憶するため演算装置８５を介してアドレス・シ
フト・レジスタ７０とデータ・レジスタ８２にお
けるデータの転送を制御する。フアームウエアが
メモリーの記憶作用を完了した時システムのハー
ドウエアに信号し、このハードウエアがアドレス
およびデータ・レジスタへの構成ワードＢのロー
デイングを制御する。次いで構成ワードＢはフア
ームウエア制御下でスクラツチパツド・メモリー
８１にロードされ、本プロセスは主メモリー・ア
ドレス、レンジ・カウント、タスクおよび状況要
求をこの順序で受取るべく反復される。タスクが
データ・レジスタ８２にロードされてスクラツチ
パツド・メモリー８１に記憶される時、このタス
クはフアームウエア制御下で実行される。同タス
クの完了と同時に、機能コードが調べられ、引き
受け得る状況要求の存在を検出する。 メモリーの記憶動作においては、フアームウエ
アは機能コードを検出してデータレジスタ８２か
らの情報が記憶されるスクラツチパツドアドレス
を決定する。更に、フアームウエアは機能コード
を調べる事によりデータのフオーマツト間の識別
が可能である。機能コード16進０７はタスクがス
クラツチパツド・メモリー８１にロードされた事
を示し、機能コード16進１１は構成ワードＡを、
機能コード16進１３は構成ワードＢを識別する。
更に、機能コード16進０Ｄはレンジ・カウント
（転送されるデータバイト）を識別する。構成ワ
ードＡとＢ、タスク、およびレンジ情報は第３Ａ
図のＩ／Ｏ出力指令ワードのデータ・フイールド
により示される如きフオーマツトを有する事が判
ろう。然し、主メモリー・アドレス入力は、第３
Ａ図のＩ／OLD出力指令ワードにより示される
モジユール番号およびアドレス・フイールドから
なる。 データがデイスク装置から読出されて主メモリ
ー１２に記憶される読出し操作の間、システム・
ハードウエアは、主メモリー・アドレスの上位ビ
ツトと機能コードとメガバス１３からのチヤンネ
ル宛先番号をアドレス・シフト・レジスタ７０に
ロードし、主メモリー・アドレスの下位ビツト、
レンジ情報又はタスクをデータ・レジスタ８２に
ロードする。フアームウエア制御下では、アドレ
ス・シフト・レジスタ７０における情報は
AMUX７２およびOR論理装置８３を介して演算
装置８５のＡ１入力側にクロツクされる。更に、
制御回線１０６上のフアームウエア指令に応答し
て、演算制御装置９１は演算装置８５にあるモー
ドを生じてＡ１入力を選択する。これと同時に、
演算装置８５に対するＡ１入力はスクラツチパツ
ド・アドレス・カウンタ７９の入力側に与えら
れ、制御回線１１４に与えられるフアームウエア
指令下でスクラツチパツド・アドレス・カウンタ
７９にロードされる。 データ・ケーブル７３上のアドレス・シフト・
レジスタ出力の２ビツトは指標レジスタ７４のＡ
１入力側に与えられ、情報が読出されるべきデイ
スク装置を表示する。制御回線７４ａによるフア
ームウエア制御下で、２つの識別ビツトが指標レ
ジスタ７４にロードされる。指標レジスタ７４の
出力は、スクラツチパツド・アドレス・カウンタ
７９の２つの位置ビツトとしてセレクタ１１５に
与えられる。 フアームウエアは更に制御回路７９ｂ上にアツ
プ／ダウン信号を、又制御回線７９ａ上にクロツ
ク信号を生ずることによつて、スクラツチパツ
ド・アドレス・カウンタ７９を初期設定する。ス
クラツチパツド・アドレスカウンタ７９は、フア
ームウエア生成のクロツク信号により表示された
速度で増分又は減分方向にカウントするよう指令
される。指標レジスタ７４およびスクラツチパツ
ド・アドレス・カウンタ７９からの入力に応答し
て、セレクタ１１５はスクラツチパツド・メモリ
ー８１をアドレス指定する。そこでデータ・レジ
スタ８２に存在するデータはフアームウエア制御
下でAMUX７２、OR論理装置８３、およびデー
タ・ケーブル１１７を経るデータ経路によりセレ
クタ１１５が表示するスクラツチパツド・メモリ
ー・アドレスに転送される。構成ワードＡおよび
Ｂ、主メモリー・アドレス情報、レンジ情報、お
よびタスクはこれによりスクラツチパツド・メモ
リー８１にロードされる。 メモリー記憶作用の完了と同時に、フアームウ
エアはアドレス・シフト・レジスタ７０の機能コ
ードをアクセスしてタスクが表示されるかどうか
を決定する。特に、フアームウエアは制御ケーブ
ル８６により16進コード０７をBMUX８４のＡ
１入力側に与える。BMUX８４は制御回線８４
ａ上のフアームウエア制御信号を介してＡ１入力
に選択される。これと同時に、16進コードは演算
装置８５を介して送られ、アキユムレータ７５に
記憶される。その後、スクラツチパツド・アドレ
ス・カウンタ７９の出力はAMUX７２とOR論理
装置８３を経て演算装置８５のＡ１入力に送られ
る。フアームウエア制御下で、演算装置８５はア
キユムレータ７５におけるコードをスクラツチパ
ツド・アドレス・カウンタ７９の出力と比較す
る。もしマツチングすれば、タスクが表示されて
テスト論理装置１０２が制御回線１２６により信
号をフアームウエアに生じ、次のマイクロ命令の
シーケンスの実行を開始する。更に、制御回線１
３０上のフアームウエア制御信号に応答してバス
論理装置１２８はアドレス指定されたデイスク装
置のチヤンネルを使用中にセツトする。その後、
メガバス１３により送られる。現在のタスクが割
当てられた装置をアドレス指定するこれ以上の情
報はNAK状況信号で応答される。 タスクの存在の検出と同時に、フアームウエア
はスクラツチパツド・メモリー８１に記憶された
タスクをアクセスし、AMUX７２およびOR論理
装置８３を介して前記情報を演算装置８５に転送
する。フアームウエア制御下で、演算装置８５お
よびテスト論理装置１０２はタスク情報をテスト
して実行されるべき指令を決定する。例えば、タ
スクはデイスク・シーク、再較正、読出し又は書
込み操作が要求される事を表示する。これ等のテ
ストの結果は、制御ケーブル１２６によりフアー
ムウエアに対してテスト論理装置１０２により与
えられる。 データが主メモリー装置１２から読出されてデ
イスク装置に書込まれる書込み操作においては、
フアームウエア制御下のアダプタ論理装置２９は
装置アダプタ１４にストロープを発して４のカウ
ントを内部のデータ・カウンタにロードする。更
に、アダプタ論理装置２９は一連の４つのストロ
ーブを発して構成ワードＡおよびＢを装置アダプ
タ１４のデータ・バツフアにロードするよう指令
される。特に、情報はフアームウエア制御下でス
クラツチパツド・メモリー８１からBMUX８４
および演算装置８５を経て装置アダプタ１４に至
るデータ・ケーブル９２と９４に送られる。 アダプタ論理装置２９がBEGIN
EXECUTION指令を装置アダプタ１４に発する
前に、メガバス１３はデータの転送のためセツト
アツプされねばならない。フアームウエアはオフ
セツト・レンジの２つのダミー・バイトを制御ケ
ーブル８６によりBMUX８４に与え、演算装置
８５およびデータ・ケーブル９６に沿つてメモリ
ー・アドレス・レジスタ１３６に対するバイトの
転送を制御する。メモリー・アドレス・レジスタ
１３６のローデイングは回線１３６ａ上のフアー
ムウエア制御下で行われる。次に、フアームウエ
アはスクラツチパツド・メモリー８１に記憶され
たレンジ情報をアクセスしてこの情報をBMUX
８４および演算装置８５を介してメモリー・アド
レス・レジスタ１３６に至るデータ・ケーブル９
６に対して転送する。レンジ・データがメモリ
ー・アドレス・レジスタ１３６にロードされる
時、オフセツト・レンジ・データはレンジ及びオ
フセツトレンジ制御装置７７に転送される。その
後レンジ・データの２バイトはメモリー・アドレ
ス・レジスタ１３６からフアームウエア制御下で
レンジ及びオフセツトレンジ制御装置７７に転送
され、スクラツチパツド・メモリー８１における
アドレス情報の３バイトも同様にメモリー・アド
レス・レジスタ１３６に記憶される。これにより
MPDC１０は表示されたデイスク装置に書込み
を行うため主メモリー１２からデータを受取るた
めの用意がなされる。 データ転送を開始するため、フアームウエアは
スクラツチパツド・メモリー８１はアクセスして
CPU１１により前に与えられたMPDCチヤンネ
ル番号を転送し、バス・データ・レジスタ１００
に記憶するためBMUX８４および演算装置８５
を介してチヤンネル番号を転送する。この時、デ
ータが読出されるべき主メモリー・アドレスはメ
モリー・アドレス・レジスタ１３６に存在し、
MPDC１０のチヤンネル宛先番号はバス・デー
タ・レジスタ１００に存在する。 フアームウエア又バス論理指令を制御ケーブル
８６によりBMUX８４に与え、これ等指令をア
キユムレータ７５に記憶する。このアキユムレー
タ７５から、指令はデータ・ケーブル１０３を経
てバス論理装置１２８に与えられる。論理シーケ
ンスにおけるこれ等の指令はバス論理装置１２８
に、主メモリー１２に対してデータがMPDC１
０に与えられるべき事を確認する応答を要求する
要求を発し、アドレス指定されたシステム装置と
して主メモリー１２を識別する主メモリー・チヤ
ンネル番号を発し、MPDC１０がバイト・モー
ドにあるかワード・モードにあるかについての表
示を発するように命令する。 通常の作用においては、読出し又は書込み指令
は常にフアームウエアが装置アダプタ１４に指令
してデイスク装置の読出し／書込みヘツドを位置
決めするシーク指令により先行される。更に、装
置アダプタ１４は、情報が読出されあるいは書込
まれるべき適正なヘツドを選択するよう命令され
る。次いで装置アダプタ１４は、構成ワードＡお
よびＢをデイスクの表面から読出されたデータと
比較する。もし指定された記録が所定位置にある
事を示すマツチングが検出されると、装置アダプ
タ１４は書込み指令をデイスク装置に発して記録
にヘツダー・ギヤツプの書込みを開始する。この
期間中、装置アダプタ１４は又制御回線１１０に
よりハードウエア制御装置１０８に割込みを生じ
る。これに応答して、ハードウエア制御装置１０
８はテスト論理装置１０２のＡ入力に対して信号
を発し、制御回路１２６を介してフアームウエア
に対して前記のシステムのハードウエアに制御が
切換えられるべき事を通知する。これと同時に、
フアームウエアは制御回線１０９に使用可能ハー
ドウエア指令を発し、更に制御回線１３４を介し
て指令をデータ制御装置１１３に発してメモリー
からデータを要求する際FIFO装置１３１の作用
を制御する。FIFO装置１３１は、主メモリー１
２からのデータ・ワードの受取りのためデータ
FIFO装置１１８における空間の利用度を予期す
るよう作用する。特に、バス論理装置１２８が主
メモリー１２からのデータ・ワードを要求する度
に、ダミー・バイトがFIFO装置１３１にロード
される。その後バス論理装置１２８は、もしダミ
ー・バイトがFIFO装置１３１の入力レジスタか
らFIFOスタツクに落ちた場合に限り、データの
第２のワードを要求する。これと同時に主メモリ
ー１２はメガバス１３を介してデータ・レジスタ
８２にデータ・ワードを発する。 バス論理装置１２８が主メモリー１２からのデ
ータ・ワードを要求してこのワードを受入れた
時、バス論理装置１２８はデータ制御装置１１３
のＡ２入力側に信号を発する。これに応答して、
データ制御装置１１３は制御回線１３５上の指令
をデータFIFO装置１１８に発してデータ・レジ
スタ８２からのデータを記憶させる。前記の作用
は、データFIFO装置１１８がデータの32バイト
で充填される迄反復される。 データFIFOが充填されると、装置１１８は制
御回線１０８ａによりハードウエア制御装置１０
８に信号を発する。これと同時に、ハードウエア
制御装置１０８は、制御回路１１１によりストロ
ーブをアダプタ論理装置２９に発する。アダプタ
論理装置２９は、更にストローブを装置アダプタ
１４に発してデータ・バイトがデータFIFO装置
１１８から装置アダプタ１４に転送される事を表
示する。同じストローブが制御回線２９ａと１１
８ｂによりデータFIFO装置１１８のTOP（並列
転送）ターミナルに与えられる。これと同時にデ
ータFIFO装置１１８のＤ１およびＤ２出力は
OR論理装置８３および演算装置８５を経てデー
タ・ケーブル９２，９４により装置アダプタ１４
に転送される。 アダプタ論理装置２９のストローブは又制御回
線２９ａによりデータ制御装置１１３に与えられ
る。このようなストローブの内の２つが受取られ
る事は、２バイトのデータ・ワードがデータ
FIFO装置１１８から装置アダプタ１４に転送さ
れた事を示す。これと同時にデータ制御装置１１
３は、FIFO装置１３１のＡ２入力に制御信号を
発してFIFOのスタツクの出力レジスタからダミ
ー・バイトをドロツプ・アウトさせる。これによ
りFIFO装置１３１の入力レジスタは空になり、
信号をバス論理装置１２８に発して主メモリー１
２からの別のデータ・ワードに対する要求を開始
する。前記のプロセスは装置アダプタ１４が記録
の書込完了を表示する迄継続する。 装置アダプタ１４はデイスク装置における書込
み操作を制御する事が判るであろう。データがデ
イスクに書込まれつゝある時、装置アダプタは制
御回線１２５によりテスト論理装置１０２に信号
して装置アダプタ１４の内部のバツフアが空にな
る迄データの提供を停止させる。この期間中、テ
スト論理装置１０２は、フアームウエア制御シス
テムに対して制御がハードウエアからフアームウ
エアに転換される事を通知する。装置アダプタ１
４が別のデータの受取りの用意がある時、制御回
線１２５の論理状態は変更される。これと同時
に、テスト論理装置１０２はデータ転送を再開す
るためにフアームウエアに対して制御をハードウ
エアに戻す事を通知する。このプロセスは、零の
レンジ・カウントにより示される如くデータ転送
が完了される迄継続する。 バス論理装置１２８が別のデータ・ワードを要
求する毎に、システムのハードウエア制御下のデ
ータ制御装置１１３はレンジ及びオフセツトレン
ジ制御装置７７のレンジ・カウンタを１だけ減分
する。更に、主メモリー・アドレスを含むデータ
要求がメガバス１３に発されて主メモリー１２に
より受入れられた後、レンジ及びオフセツトレン
ジ制御装置７７はメモリー・アドレス・レジスタ
１３６を２だけ増分し、レンジ・カウンタを１だ
け減分する。レンジ・カウントが尽きると、レン
ジ及びオフセツトレンジ制御装置７７は制御回線
７７ａおよび１０２ｂを通じて「レンジの終端」
（EOR）信号をそれぞれ装置アダプタ１４および
テスト論理装置１０２に発する。 制御回路１２５は２本の割込み回線を有する事
が判ろう。第１の割込み回線はフアームウエア要
求回線で、装置アダプタ１４が記録の中間に存在
する間制御がフアームウエアに戻されるべき事を
示す。第２の動込み回線は、非データ・サービス
要求がサービスされる事をフアームウエアに対し
て通知するのに使用される。このような作用は、
通常ある種のエラーが装置アダプタ１４に存在す
る事を表示する。 もしEOR信号がデイスク装置における記録の
間又は記録の終端に発されるならば、フアームウ
エアは書込み指令を終了する。もしEOR信号が
記録の終端が生じる前に装置アダプタ１４により
受取られるならば、装置アダプタ１４はダミー・
バイトで記録の残部を充填する。然し、もし
EOR信号が生じなければ、又制御回線１２７に
表示される装置アダプタ１４のエラーが存在しな
ければ、フアームウエアは装置アダプタ１４にお
いて構成ワードＡおよびＢを更新してデイスク装
置の次の論理的セクターを指示する。 フアームウエア制御システムの詳細（第６図） 第６図は、第４図および第５図に示されたシス
テムの作用を制御するためのフアームウエア制御
システムを機能的ブロツク図で示す。 16ビツトの戻りレジスタ２００の12ビツト出力
はセレクタ２０１のＡ１入力側に接続されてい
る。セレクタ２０１の12ビツト出力は更に16ビツ
トのマイクロプログラム・アドレス・カウンタ２
０２の入力側に与えられ、マイクロプログラム・
アドレス・カウンタ２０２の12ビツト出力は記憶
されたマイクロプログラムのマイクロ命令を有す
る4.0K×16ビツト読出し専用記憶装置（ROS）
２０３の入力側に接続されている。ROS２０３
の16ビツトのＤ１出力は16ビツトのマイクロプロ
グラム命令レジスタ２０４の入力側に接続され、
ROS２０３のＤ２出力はセレクタ２０１のＡ３
入力側に与えられる。 マイクロプログラム命令レジスタ２０４は、第
４図のテスト論理装置１０２から制御信号を制御
回線１２６により受取りリセツトあるいはクリア
される。マイクロプログラム命令レジスタ２０４
の16ビツトの出力はデコーダ２０５の入力側と、
戻りレジスタ２００のＡ１入力側と、フアームウ
エア配分装置２０６のＡ１入力側に与えられる。
レジスタ２０４の１ビツト出力は戻りレジスタ２
００のLD入力側に与えられる。 デコーダ２０５のＤ１出力はセレクタ２０１の
Ａ２入力側に与えられ、デコーダ２０５のＤ２出
力は戻りレジスタ２００のＡ２入力側に与えられ
る。更に、デコーダ２０５のＤ３出力はフアーム
ウエア配分装置２０６のＡ２入力側に与えられ
る。フアームウエア配分装置２０６のＤ１出力は
バス論理装置１２８に至る制御回線１３０に与え
られ、Ｄ２出力はデータ制御装置１１３に至る制
御回線１３４に与えられる。フアームウエア配分
装置２０６のＤ３出力はアダプタ論理装置２９の
Ａ２入力側に接続された制御回線１２７に与えら
れ、Ｄ４出力は演算制御装置９１に至る制御回線
１０６に与えられる。Ｄ５出力はハードウエア制
御装置１０８のＡ１入力側に接続される制御回線
１０９に与えられ、Ｄ６出力はレンジ及びオフセ
ツトレンジ制御装置７７のＡ３入力側に至る回線
１３７に接続される。Ｄ７出力は制御ケーブル８
６に接続され、Ｄ８出力はスクラツチパツド・ア
ドレス・カウンタ７９に対するロード指令を送る
制御回線１１４に与えられる。Ｄ９出力は制御回
線１１６に与えられ、Ｄ１０出力は制御回線１２
４に与えられる。Ｄ１１出力は制御回線７０ｂに
与えられ、Ｄ１２出力は制御回線７２ａに、又Ｄ
１３出力は制御回線８４ａに与えられる。Ｄ１４
出力は回線７５ａに、Ｄ１５出力は回線７４ａ
に、又Ｄ１６出力は回線７９ａに与えられる。Ｄ
１７出力は回線７９ｂに与えられ、Ｄ１８出力は
回線１３６ａに与えられる。フアームウエア配分
装置２０６のＤ１９出力はマイクロプログラム・
アドレス・カウンタ２０２のLD入力側に与えら
れ、該カウンタ２０２のLD入力側に与えられ、
該カウンタ２０２のクロツク入力は制御回線２０
７を経てシステムのハードウエアにより与えられ
る。更に制御回線２０７はマイクロプログラム命
令レジスタ２０４のLD入力側に接続されている。 ROS２０３に記憶される16ビツトのフアーム
ウエア指令は４つのフイールド、即ちOPCODE、
AMUX７２選択、BMUX８４選択、および雑務
フイールドに分割されている。フアームウエア指
令は更に各々が指定された操作を行うためのビツ
ト構成を表わす７つのカテゴリーに区分されてい
る。フアームウエア指令の７つの基本的なカテゴ
リーとは、雑務指令、バス論理指令、ALU指令、
定数値データ指令、メモリー指令、テスト指令、
および分岐指令である。フアームウエアの各カテ
ゴリーは、ROS２０３のビツト０、１および２
の２進復号である特定のOPCODEにより識別さ
れる。 作用においては、マイクロプログラム・アドレ
ス・カウンタ２０２はフアームウエア制御下でセ
レクタ２０１からロードされ、その後制御回線２
０７上のハードウエア・システム制御信号により
クロツクされる。マイクロプログラム・アドレ
ス・カウンタ２０２の出力はROS２０３をアド
レス指定し、ROS２０３はこれに応答してマイ
クロ命令をマイクロプログラム命令レジスタ２０
４に与える。マイクロプログラム命令レジスタ２
０４はハードウエア制御下でマイクロ命令をロー
ドし、このマイクロ命令ビツト構成をデコーダ２
０５、フアームウエア配分装置２０６、および戻
りレジスタ２００に与える。 ROS２０３に記憶されたマイクロ命令シーケ
ンスが実行される順序はいくつかの方法のいずれ
かで制御できる。テスト論理装置１０２はリセツ
ト信号を発してノン・オペレーシヨン（no−op）
命令をマイクロプログラム命令レジスタ２０４に
発生させる。これと同時にマイクロプログラム命
令レジスタにおける現在の命令をスキツプして次
に生じる命令に進行する。あるいは又、マイクロ
プログラム・アドレス・カウンタ２０２は、
ROS２０３と戻りレジスタ２００から形成され
たマイクロ命令アドレスでロードされ得る。第６
図のフアームウエア制御システムは、このように
マイクロプログラムの実行における重要な多能性
を提供する。 ROS２０３においてアドレス指定された各マ
イクロ命令がマイクロプログラム命令レジスタ２
０４にロードされる時、命令ベツト構成と、命令
のカテゴリーを識別するデコーダ２０５からの２
進コードはフアームウエア配分装置２０６に与え
られる。これに応答して、フアームウエア配分装
置２０６は前述の如くフアームウエア制御信号を
第４図および第５図のシステムに与える。 デコーダ２０５およびフアームウエア配分装置
２０６の作用については付表Ａ〜Ｋを照合すれば
更によく理解されよう。OPCODEは表Ａに規定
されるが、これは表Ｂ〜Ｋの１つのポイントを与
える。例えば、OPCODE000は表Ｂの各種指令を
表わす。OPCODE010は表Ｃに関し、
OPCODE011は表Ｄ、OPCODE100は表Ｅ、およ
びOPCODE１０１は表Ｆに関する。更に、
OPCODE１１０は表Ｇに関し、OPCODE１１１
は表に関する。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
表Ｃ〜Ｇおよびの各命令はビツトA0〜A3か
らなるＡフイールドを含む。Ａフイールドの各々
はデータを第４図のAMUX７２に与えるレジス
タを表わす。更に表ＤはビツトB0およB1からな
るＢフイールドを有する命令を含んでいる。Ｂフ
イールドは表Ｋにより規定され、同表においては
BMUX８４がアキユムレータ７５とクラツチパ
ツド・メモリー８１とバス状況入力に対するデー
タ・ケーブル８８よりバス論理装置１２８に選択
され、又定数値入力に対する制御ケーブル８６に
よりフアームウエア制御システムに選択される事
が示される。２バイトの演算が演算装置（AU）
８５により行われつゝある場合、表ＤのＣフイー
ルドを用いて前のAU８５の結果が以降の演算に
おいて使用できるキヤリー・インの特性を提供す
る。表Ｄの各命令のＦフイールドは、AU８５の
演算の結果をＡフイールドにより指定されるレジ
スタに記憶する指令を与える。表Ｄの残りの下位
ビツトは表示された演算を行うようAU８５に指
令するためのモード選択ビツトを示す。 表Ｅの命令セツトは定数値に対するＣフイール
ドを含み、表Ｆの各命令の下位ビツトはそのＡフ
イールドにより示される各レジスタをロードする
ためのストローブの生成を行う。表Ｇの命令セツ
トは、表Ｈのエントリにより規定されるテスト即
ちＴフイールドを含む。表のＡフイールドは、
転送が行われるマイクロプログラムのアドレスを
示す。 表Ｌは、表Ａ〜Ｋに使用した簡略記号、および
第４図乃至第８図に示された如きシステムの構成
要素間の相互照合を提供する。
らなるＡフイールドを含む。Ａフイールドの各々
はデータを第４図のAMUX７２に与えるレジス
タを表わす。更に表ＤはビツトB0およB1からな
るＢフイールドを有する命令を含んでいる。Ｂフ
イールドは表Ｋにより規定され、同表においては
BMUX８４がアキユムレータ７５とクラツチパ
ツド・メモリー８１とバス状況入力に対するデー
タ・ケーブル８８よりバス論理装置１２８に選択
され、又定数値入力に対する制御ケーブル８６に
よりフアームウエア制御システムに選択される事
が示される。２バイトの演算が演算装置（AU）
８５により行われつゝある場合、表ＤのＣフイー
ルドを用いて前のAU８５の結果が以降の演算に
おいて使用できるキヤリー・インの特性を提供す
る。表Ｄの各命令のＦフイールドは、AU８５の
演算の結果をＡフイールドにより指定されるレジ
スタに記憶する指令を与える。表Ｄの残りの下位
ビツトは表示された演算を行うようAU８５に指
令するためのモード選択ビツトを示す。 表Ｅの命令セツトは定数値に対するＣフイール
ドを含み、表Ｆの各命令の下位ビツトはそのＡフ
イールドにより示される各レジスタをロードする
ためのストローブの生成を行う。表Ｇの命令セツ
トは、表Ｈのエントリにより規定されるテスト即
ちＴフイールドを含む。表のＡフイールドは、
転送が行われるマイクロプログラムのアドレスを
示す。 表Ｌは、表Ａ〜Ｋに使用した簡略記号、および
第４図乃至第８図に示された如きシステムの構成
要素間の相互照合を提供する。
【表】
本発明の構成の詳細（第７図）
第７図は、更に詳細な機能ブロツク図によりレ
ンジおよびオフセツト・レンジ制御装置７７、ア
ドレス・マルチプレクサ１３３、およびメモリ
ー・アドレス・レジスタ１３６を示す。 メモリー・アドレス・カウンタ３００は、８ビ
ツト・データ・ケーブル９６上のAU８５からの
データを受取り、制御回線１３６ａからフアーム
ウエアからのロード指令を受取る。メモリー・ア
ドレス・カウンタ３００に対するクロツク入力
は、メモリー・アドレス・カウンタ３０２のクロ
ツク入力側、メモリー・アドレス・カウンタ３０
３のクロツク入力側、およびアドレス・クロツク
論理装置３０４の出力側に接続される。メモリ
ー・アドレス・カウンタ３００の８ビツト出力
は、データ・ケーブル３０５によりメガバス１３
に、又メモリー・アドレス・カウンタ３０２のデ
ータ入力側に与えられる。 本文に述べた望ましい実施態様においては、メ
モリー・アドレス・カウンタ３００，３０２およ
び３０３は24ビツトのメモリー・アドレスのアツ
プ・カウンタを構成する。 メモリー・アドレス・カウンタ３０２のロード
入力は、制御回線１３６ａと、メモリー・アドレ
スカウンタ３０３、レンジ・カウンタ３０６，３
０７、オフセツト・レンジ・カウンタ３０８およ
び３０９のロード入力側に接続される。レンジ・
カウンタ３０６と３０７は16ビツトのレンジ・ダ
ウン・カウンタを形成し、オフセツト・レンジ・
カウンタ３０８と３０９は16ビツトのオフセツ
ト・レンジ・ダウン・カウンタを形成する。メモ
リー・アドレス・カウンタ３０２の８ビツト出力
は、アドレス・マルチプレクサ３１０のA1入力
側およびメモリー・アドレス・カウンタ３０３の
データ入力側に与えられる。メモリー・アドレ
ス・カウンタ３０３の８ビツト出力は、アドレ
ス・マルチプレクサ３１１のＡ１入力側およびレ
ンジ・カウンタ３０６のデータ入力側に与えられ
る。アドレス・マルチプレクサ３１０と３１１の
Ａ１入力は、夫々第５図のアドレス・マルチプレ
クサ１３３のＢ２及びＢ１入力に対応する。 アドレス・マルチプレクサ３１０は又、そのＡ
２入力側（第５図のアドレス・マルチプレクサ１
３３のＡ１入力に対応する。）において第４図の
データ・レジスタ８２からデータ・ケーブル１３
９によりデータを受取る。アドレス・マルチプレ
クサ３１０の８ビツト出力はメガバス１３迄延在
するデータ・ケーブル３１２に与えられる。アド
レス・マルチプレクサ３１０に対する選択
（SEL）入力は制御回線３１３上のバス論理装置
１２８により与えられる。 アドレス・マルチプレクサ３１１は又、そのＡ
２入力側（第５図のアドレス・マルチプレクサ１
３３のＡ２入力に対応する。）においてデータ・
ケーブル１４０によりデータ・レジスタ８２から
データを受取り、８ビツトのデータをメガバス１
３に至るデータ・ケーブル３１４に与える。アド
レス・マルチプレクサ３１１に対するSEL入力は
アドレス・マルチプレクサ３１０のSEL入力側に
接続される。 レンジ・カウンタ３０６の８ビツト出力はレン
ジ・カウンタ３０７の入力側に接続される。レン
ジ・カウンタ３０７の出力は更にオフセツト・レ
ンジ・カウンタ３０８の入力側に与えられ、オフ
セツト・レンジ・カウンタ３０８の８ビツト出力
はオフセツト・レンジ・カウンタ３０９の入力側
に与えられる。オフセツト・レンジ・カウンタ３
０９の８ビツト出力はAMUX７２のＡ３入力側
に至るデータケーブル７６に与ええられる。 第７図のシステムに対するクロツク・ソースは
4.0MHz発振器３１５で、アドレス・クロツク論
理装置３０４とレンジ・クロツク論理装置３１６
にクロツク信号を与える。アドレス・クロツク論
理装置３０４は、それぞれバス論理装置１２８と
制御回路３１７及び３１８上のフアームウエアか
ら使用可能信号を受取る。これに応答して、アド
レス・クロツク論理装置３０４はメモリー・アド
レス・カウンタ３００，３０２，３０３に対して
増分指令を発する。 レンジ・クロツク論理装置３１６は、それぞれ
制御回路３１９〜３２１を経てバス論理装置１２
８、フアームウエアおよびデータ制御装置１１３
から使用可能信号を受取る。更に、データ制御装
置１１３はオフセツト・レンジ使用可能信号をレ
ンジ・クロツク論理装置３１６のEN４入力側に
与える。レンジ・クロツク論理装置３１６は、使
用可能の状態になると、減分指令をレンジ・カウ
ンタ３０６〜３０７又はオフセツト・レンジ・カ
ウンタ３０８〜３０９に与える。 本発明による装置の動作 もしデータが装置アダプタ１４により制御され
るデイスク装置から読出されるかこれに書込まれ
るならば、第１図のCPU１１は、前述の如くチ
ヤンネル宛先番号および機能コードを第４図のア
ドレス・シフト・レジスタ７０に与える。更に、
CPUはデータ・レジスタ８２に対して構成ワー
ドＡとＢ、主メモリー・アドレス情報、レンジ・
カウント情報、オフセツト・レンジ・カウント情
報、タスク、および状況要求を与える。フアーム
ウエアはアドレス シフト・レジスタ７０におけ
る機能コードをアクセスして、データ・レジスタ
８２のデータが記憶されるべきスクラツチパツ
ド・メモリー８１におけるアドレスを検出する。 次にフアームウエアは、データの７バイトを一
時に１バイト宛スクラツチパツド・メモリー８１
からメモリー・アドレス・カウンタ３００，３０
２，３０３、レンジ・カウンタ３０６，３０７、
およびオフセツト・レンジ・カウンタ３０８，３
０９に順次シフトする。ロード操作の完了と同時
に、、主メモリー・アドレス情報はメモリー・ア
ドレス・カウンタ３００，３０２，３０３、レン
ジ・カウント情報はレンジ・カウンタ３０６〜３
０７、およびオフセツト・レンジ・カウント情報
はオフセツト・レンジ・カウンタ３０８〜３０９
に存在する。 データがデイスク装置１５から読み出され主メ
モリー装置１２に書込まれる読出し操作中、メガ
バス１３は、データと、このデータが書込まれる
べき主メモリー１２における２４ビツトのアドレ
スの両方を与えられる。詳細には、このデータは
バス・データレジスタ１００に存在する。２つの
データ・バイトからなるデータ・ワードが
MPDC１０からメガバス１３に転送されるべき
時、バス論理装置１２８はアドレス・マルチプレ
クサ３１０と３１１をＡ１入力側に対して選択す
る。データが転送されるべき主メモリーモジユー
ルはこれによりメガバス１３に対して利用可能と
なる。転送されたデータが書込まれるべき主メモ
リー・アドレス情報はこれと同時にメモリー・ア
ドレス・カウンタ３００，３０２，３０３からそ
れぞれデータ・ケーブル３０５，３１２，３１４
に与えられる。主メモリー１２が確認信号を発し
て表示されたアドレスへのデータを受入れる毎
に、メモリー・アドレス・カウンタ３００，３０
２，３０３における主メモリー・アドレスは２だ
け増分される。 装置アダプタ１４からMPDC１０に対するデ
ータ転送中、第５図のデータ制御装置１１３は、
１データ・バイトが転送される毎に制御回線３２
２に対して論理数１の信号を発する。レンジ・ク
ロツク論理装置３１６は使用可能となり、これに
よりオフセツト・レンジ・カウンタ３０８と３０
９を減分する。オフセツト・レンジ・カウンタ３
０９の出力はデータ・ケーブル７６により第４図
のAMUX７２とAU８５に与えられる。オフセ
ツト・レンジ・カウントが零より大きい限り、デ
ータ・バイトは無視されてメガバス１３には転送
されない。然しオフセツト・レンジ・カウントが
尽きると、データ転送制御はオフセツト・レン
ジ・カウンタ３０８，３０９からレンジ・カウン
タ３０６，３０７に切換わる。特に、データ制御
装置１１３はレンジ・クロツク論理装置３１６に
対するEN４入力を禁止し、その後制御回線３２
１によりレンジ・クロツク論理装置３１６のEN
３入力に使用可能信号を発する。これに応答して
レンジ・クロツク論理装置３１６は、データ・バ
イトが装置アダプタ１４からMPDC１０に転送
される度にレンジ・カウンタ３０６，３０７を減
分する。制御がレンジ・カウンタ３０６，３０７
に切換つた後転送された各データ・バイトはメガ
バス１３に転送される。 レンジ・カウンタ３０６，３０７におけるレン
ジ・カウントが尽きると、レンジ・カウンタ３０
７は前述の如く制御回線７７ａと１０２ｂ上に
「レンジ終端」（EOR）信号を生じる。 データが主メモリー１２から読出されてデイス
ク装置１５に書込まれる書込み操作は、読出し操
作の方法と同様な方法で行われる。チヤンネル宛
先番号および機能コードはアドレス・シフト・レ
ジスタ７０にロードされ、構成ロードＡとＢ、主
メモリー・アドレス情報、レンジ・カウント情
報、タスクおよび状況要求を含むデータはデー
タ・レジスタ８２からスクラツチパツド・メモリ
ー８１にロードされる。オフセツト・レンジ・カ
ウント情報はデータのデイスク装置への書込みに
おいては使用されない。 装置アダプタ１４がデイスク装置の書込みヘツ
ドを定置して第４図の制御回線１１０上にハード
ウエア・サービス要求信号を発した後、フアーム
ウエアは２つのダミー・バイトをオフセツト・レ
ンジ・カウンタ３０８，３０９に、レンジ・カウ
ントをレンジ・カウンタ３０６，３０７に、又主
メモリー・アドレスをメモリー・アドレス・カウ
ンタ３００，３０２，３０３にロードする。フア
ームウエアは、更にスクラツチパツド・メモリー
８１からバス・データ・レジスタ１００に対して
MPDCチヤンネル番号を転送し、これからデー
タ・マルチプレクサ１２２を経てメガバス１３に
転送する。バス論理装置１２８は、フアームウエ
ア制御下で応答要求付きデータ要求を主メモリー
１２に発し、アドレス・マルチプレクサ３１０と
３１１をそのＡ２入力側に対して選択してアドレ
ス・シフト・レジスタ７０における主メモリー・
チヤンネル番号をメガバス１３に与える。その後
バス論理装置１２８はアドレス・マルチプレクサ
３１０と３１１をそれ等のＡ１入力側に対して選
択し、主メモリー・アドレスをメガバス１３に与
える。 バス論理装置１２８が主メモリー１２から別の
データ・バイトを要求する毎に、バス論理装置１
２８は又論理数１の信号を制御回線３１９に発し
てレンジ・クロツク論理装置３１６を使用可能の
状態にする。これと同時に、レンジ・カウンタ３
０６と３０７は１だけ減分される。更に、データ
要求および主メモリー・アドレスがメガバス１３
に対して発され主メモリー１２により受入れられ
た後、バス論理装置１２８はアドレス・クロツク
論理装置３０４のEN１入力側を使用可能にす
る。これに応答して、メモリー・アドレス・カウ
ンタ３００，３０２，３０３は２だけ増分され
る。 レンジ・カウントが尽きると、レンジ・カウン
タ３０７は前述の如くEOR信号を制御回線７７
ａおよび１０２ｂに発する。主メモリー１２から
デイスク装置１５に対するデータ転送はこれによ
り完了と表示される。 本発明による技術的効果（その１） 第７図のシステムは、雑用処理にあまりにも多
くの時間を必要とした従来のフアームウエア・デ
ータ転送制御に大きな改善をもたらすものであ
る。従来は、雑用パラメータがメモリーに記憶さ
れ、パラメータが更新された時検索して再記憶し
なければならなかつた。本発明のハードウエア／
フアームウエア方式においては、メモリー・アア
ドレス・カウンタ３００，３０２，３０３、レン
ジ・カウンタ３０６〜３０７、オフセツト・レン
ジ・カウンタ３０８〜３０９は順次ロードされて
ロード操作に必要とされるマイクロ命令の数を実
質的に減らす事ができる。更に、データ転送中に
カウンタがハードウエア制御下で増分又は減分さ
れて大きなデータ流速が可能となる。 データFIFO装置の詳細（第８図） 第８図は、第４図のデータFIFO装置１１８を
詳細な論理図で示す。 添付図面に示される電気的作用図においては、
論理装置の入力側における小円の存在は入力側が
論理数零により使用可能の状態になる事を示すも
のである事を理解され度い。更に、論理装置の出
力側の円は、その特定の装置に対する論理的条件
が満足される時出力は論理数零となる事を示す。 ANDゲート４００は、１つの入力側を制御回
線４０１に、又第２の入力側を制御回線４０２と
ANDゲート４０３の一入力側の両方に接続され
ている。ゲート４０３に対する第２の入力は第４
図の制御回線１１０に至る制御回線４０４に接続
され、第３の入力は制御回線４１７に接続されて
いる。 ゲート４００の出力はフリツプフロツプ４０５
のＤ入力側に、又フリツプフロツプ４０６のＤ入
力側に接続されている。ゲート４０３の出力はフ
リツプフロツプ４０７のトリガー（Ｔ）入力側に
与えられる。 フリツプフロツプ４０５に対するトリガー入力
はフリツプフロツプ４０７のＱ出力側に接続さ
れ、フリツプフロツプ４０５のリセツト入力は16
ワード×８ビツトFIFO装置４０８の出力レジス
タ（OPR）出力に接続されている。OPR出力が
論理数１のレベルにある時、出力レジスタは一杯
の状態である。更に、OPR出力が論理数零のレ
ベルにある時、出力レジスタは空白状態である。
フリツプフロツプ４０５の出力はFIFO装置４
０８の並列転送（TOP）入力側に与えられる。 フリツプフロツプ４０７の出力はそのＤ入力
側およびフリツプフロツプ４０６のＴ入力側に接
続される。フリツプフロツプ４０６に対するリセ
ツト入力は16ワード×８ビツトのFIFO装置４１
０のOPR出力に接続されている。フリツプフロ
ツプ４０６の出力は、FIFO装置４１０のTOP
入力側と、16ワード×８ビツトFIFO装置４１１
のTOP入力側に接続される。 FIFO装置４０８に対するロード（LD）入力は
制御回線４１２に接続され、FIFO装置に対する
データ入力は第４図のデータ・レジスタ８２から
延在するデータ・ケーブル４０８ａに接続されて
いる。FIFO装置４０８の並列データ出力はOR
論理装置８３等を介してデータ・ケーブル９４に
至るデータ・ケーブル４０８ｂに接続される。
FIFO装置４１０に対するLD入力は制御回線４１
３に接続され、FIFO装置に対するデータ入力は
データ・レジスタ８２から延長するデータ・ケー
ブル４１０ａに接続されている。FIFO装置の並
列出力はデータ・ケーブル４１０ｂ、OR論理装
置８３等を介してデータ・ケーブル９４に与えら
れる。 FIFO装置４１１に対するLD入力はANDゲー
ト４１４の出力側に接続されている。FIFO装置
４１１の入力レジスタ（IPR）出力は制御回線４
１５によりANDゲート４１６の一入力側に接続
されている。IPR出力は入力レジスタが空白状態
にある時論理数１のレベルにあり、入力レジスタ
が一杯の状態にある時には論理数零のレベルにあ
る。FIFO装置４１１のOPR出力は、制御回線４
１１ｂにより第５図の制御回線１０２ｂに与えら
れる。 ANDゲート４１６に対する第２の入力は、
ANDゲート４０３に対する第３の入力側および
制御回線４１７に接続されている。ANDゲート
４１６に対する第３の入力はANDゲート４１４
の一入力側および制御回線４１６ａに対して接続
されている。ANDゲート４１６の出力はフリツ
プフロツプ４１８のＴ入力側に与えられ、前記フ
リツプフロツプ４１８のＱ出力はバス論理装置１
２８に至る制御回線４１９に与えられる。 フリツプフロツプ４１８のＤ入力はANDゲー
ト４２０の出力側に接続され、ANDゲート４２
０の一入力は制御回線４２１に接続されている。 ANDゲート４２０に対する第２の入力は制御
回線４２２に接続される。 ANDゲート４１４の第２の入力は制御回線４
１７に接続され、ANDゲート４１４に対する第
３の入力は制御回線４２３に接続されている。 データが第１図の主メモリー１２から読出され
て装置アダプタ１４によりサービスされるデイス
ク装置に書込まれる書込み操作においては、一連
のデータ・バイトの転送中に問題が生じ得る。デ
ータ・バイトが主メモリー１２から受取られる
時、別のデータ要求がMPDC１０により発され
ない場合には、他のシステム装置がメモリー１２
と通信するため仲介し得る。MPDC１０は従つ
て、デイスク装置に対する転送速度を維持する事
ができない。もしデータに対する要求が空白状態
のバツフア記憶場所にかまわずなされると、第４
図のデータ・レジスタ８２に記憶されたデータは
主メモリー１２から転送されるべき全ての範囲の
データがデイスク装置に対して書込まれる前に失
なわれ得る。第８図の論理システムはこのような
問題を未然に防ぐための手段を提供する。 作用においては、データが主メモリー１２から
MPDC１０に転送される時、フアームウエアは
論理数１の信号を制御回線４１７に生じる。もし
メガバス１３があるデータ転送に対してクリヤさ
れると、第５図のバス論理装置１２８は論理数１
の信号を制御回線４２２に発してメガバス１３が
作動可能である事を示す。更に、データ転送が完
了する迄、レンジおよびオフセツト・レンジ制御
装置７７から延長する制御回線４２１は論理数１
のレベルを維持してレンジ・カウントが尽きなか
つた事を示す。従つて、ANDゲート４２０の出
力は、フリツプフロツプ４１８のＤ入力に与えら
れる論理数１のレベルにある。 MPDC１０に対してデータが転送される前は、
FIFO装置４０８，４１０，４１１は空白状態で
ある。従つてFIFO装置４１１のIPR出力は論理
数１のレベルにあつて入力レジスタが空白状態で
ある事を示す。更に、バス・サイクル要求のサー
ビスにおいてMPDC１０がメガバス１３を使用
しない期間中は、バス論理装置１２８は論理数１
の信号を制御回線４１６ａに与える。このよう
に、ANDゲート４１６の出力は論理数１のレベ
ルにあつてフリツプフロツプ４１８を動作させ、
これによりバス論理装置１２８に至る制御回線４
１９上にバス・サイクル要求を生じる。 メガバス１３上の出力に対するバス・サイクル
要求の生成においては、バス論理装置１２８は論
理数１の信号を制御回線４２３に発してMPDC
１０のバス・サイクル要求が生じた事を示す。こ
れと同時に、制御回線４１７上のフアームウエア
制御信号はANDゲート４１４を介してFIFO装置
４１１のロード入力側に与えられる。これにより
ダミー・バイトがフアームウエア制御下でFIFO
装置にロードされ、FIFO装置のIPR出力は論理
数零レベルに変化する。このように、サイクル要
求がフリツプフロツプ４１８のＱ出力側に生成さ
れて主メモリー１２から別のデータを要求する度
に、ダミー・バイトがFIFO装置４１１にロード
される事が判る。 主メモリー１２がバス・サイクル要求に応答す
る時、バス論理装置１２８は、論理数零の信号を
制御回線４２３に、又論理数１の信号を制御回線
４１２と４１３に生じる。主メモリー１２よりメ
ガバス１３に与えられるデータ・バイトは、これ
によりデータ・ケーブル４０８ａ，４１０ａから
FIFO装置４０８とFIFO装置４１０にそれぞれロ
ードされる。これと同時に、バス論理装置１２８
は制御回線４１６ａを論理数１のレベルに変化さ
せてデータに対するバス・サイクル要求が不活動
状態になつた事を示す。もしFIFO装置４１１に
ロードされたダミー・データ・バイトが入力レジ
スタからFIFOスタツクに落されるならば、FIFO
装置のIPR出力は論理数１のレベルに変化して再
びフリツプフロツプ４１８をトリガーして制御回
線４１９上に別のサイクル要求を生じる。 前述のプロセスは、FIFO装置４０８，４１１
が、それらの出力レジスタ（OPR）出力により
示される如くに充填される迄継続する。このよう
に、FIFO装置４１１は、もしデータ・ワードが
データFIFO装置４０８，４１０にロードされる
ならば、別のデータ・ワードが主メモリー１２か
ら要求され得る前にこのデータ・ワードがFIFO
スタツクに通過する事を予め示すように作用す
る。更に、データ要求が主メモリー１２に対して
行われる度毎に、ダミー・バイトがFIFO装置４
１１にロードされる。もし次のデータ要求が主メ
モリー１２に対してなされる前にダミー・バイト
がFIFOスタツクに通過したならば、その時間的
遅延は、別のデータ・バイトが主メモリー１２か
ら受取られる前にFIFO装置４０８，４１０にお
けるデータ・バイトが各FIFOスタツクに通過す
る事が知られる如きのものである。 FIFO装置４０８と４１０がデータで充填され
ると、FIFO装置のOPR出力は論理数零のレベル
にあつて充填条件を示す。更に、FIFO装置４１
１のIPR出力は論理数零のレベルにある。このよ
うに、ANDゲート４１６は使用禁止の状態とさ
れ、制御回線４１９上のサイクル要求の生成が終
了する。 FIFO装置４１１のOPR出力が論理数１のレベ
ルに変化してFIFO装置４０８と４１０が充填さ
れた事を示す時、ハードウエア制御装置１０８は
アダプタ論理装置２９に対してストローブを発す
る。アダプタ論理装置２９は更に装置アダプタ１
４に対してストローブを発してデータFIFO装置
１１８が空白状態であり得る事を表示する。これ
と同時に、装置アダプタ１４は論理数１のハード
ウエア・サービス要求信号を制御回線４０４に発
し、これに応答してフアームウエアはハードウエ
ア使用可能信号を制御回線４０２に対して生じ
る。更にフアームウエアは論理数１の信号を制御
回線４０１に生じてデイスクに対する書込み操作
が開始した事を表示する。 フリツプフロツプ４０７は、ANDゲート４０
３の出力によつてトリガーされてセツトとリセツ
トの条態間で動作する。例えば、もしフリツプフ
ロツプ４０７がセツト状態にあるならばトリガー
と同時にリセツトする。更に、もしフリツプフロ
ツプ４０７がリセツト状態にあればトリガーと同
時にセツトする。これによりフリツプフロツプ４
０７のＱ出力と出力はそれぞれフリツプフロツ
プ４０５と４０６を交互にトリガーする。フリツ
プフロツプ４０５がトリガーされると、フリツプ
フロツプ４０５の出力はFIFO装置４０８の
TOP入力側に与えられる。これに応答して、
FIFO装置４０８の出力レジスタにおけるデー
タ・バイトは装置アダプタ１４に至るデータ・ケ
ーブル４０８ｂに与えられる。出力レジスタが空
白状態になると、FIFO装置４０８のOPR出力は
即時にフリツプフロツプ４０５をリセツトする。
同様に、フリツプフロツプ４０６がトリガーされ
ると、フリツプフロツプ４０６の出力はアンロ
ード信号をFIFO装置４１０に与える。 FIFO装置４１０の出力レジスタが空白状態で
ある時、FIFO装置４１０のOPR出力はフリツプ
フロツプ４０６をリセツトする。フリツプフロツ
プ４０７がフリツプフロツプ４０５，４０６と組
合わされて交互にFIFO装置４０８とFIFO装置４
１０からデータ・バイトを選択する事は明らかで
ある。装置アダプタ１４に送られるデータ・バイ
トはこのようにFIFO装置４０８からの左方バイ
トとFIFO装置４１０からの右方バイトからなつ
ている。 FIFO装置４１０がアンロードされる度に、
FIFO装置４１１も又アンロードされる。 FIFO装置４１１に対する入力レジスタが空白
状態になると直ちに、FIFO装置４１１のIPR出
力は論理数１のレベルに変化して前述の如くサイ
クル要求を生成する。データ・バイトがFIFO装
置４０８と４１０にロードされると、FIFO装置
４０８と４１０は再びアンロードされる。然し、
次のデータ・バイトに対するサイクル要求が主メ
モリー１２から要求される前に、FIFO装置４１
１に対する入力レジスタは空白状態になければな
らない。 FIFO装置４１１に対する入力レジスタが空白
状態にある時、制御回線４１９上のサイクル要求
の生成を阻む２つの条件が生じ得る。主メモリー
１２から装置アダプタ１４に転送されるべきデー
タ・バイトの合計数を示すレンジ・カウントが尽
きると、制御回線４２１は論理数零に変化する。
更に、もし余計なバス要求又は他のデータがメガ
バス１３上に生じてMPDC１０にNAK応答を生
じさせるならば、ANDゲート４２０は使用禁止
される。従つて、フリツプフロツプ４１８のＱ出
力がトリガーされる時論理数１のレベルに変化せ
ず、これ以上のサイクル要求は行われ得ない。 データFIFO装置の動作（第９図） 第９図は、第８図のシステムの動作をグラフの
形態で示すタイミング図である。 本文に開示されたシステムは非同期バス上の相
互通信を行う諸装置からなる事は理解されよう。
このように、第９図乃至第１１図のタイミング図
の説明においては絶対時間値は示されない。重要
な事は発生の絶対時間ではなくて発生の順序であ
る。 第９図において、波形５０１はMPDC１０を
書込みモードにおくフアームウエアにより与えら
れる信号を示し、波形５０２はフアームウエア指
令に応答して第５図のバス論理装置１２８により
与えられるサイクル要求信号を示す。波形５０３
はメガバス１３に対してMPDC１０によりなさ
れるバス・サイクル要求を示し、波形５０４は波
形５０３により示される如くメガバス１３に対し
て波形５０２のサイクル要求論理信号をセツトす
るためバス論理装置１２８により与えられるスト
ローブを示す。波形５０５は、波形５０３と５０
４の論理信号に応答してメガバス１３に形成され
る論理信号を示す。波形５０６は、MPDC１０
が使用中である事を示すためMPDC１０に生成
された波形を示す。波形５０７は、マスター装置
により与えられたバス要求に応答してメガバス１
３に対してスレーブ装置により与えられる論理信
号を示す。波形５０８は、波形５０９により示さ
れる如く主メモリー１２からの第２の半バス・サ
イクル信号に応答してメガバス１３に対して
MPDC１０により与えられる確認論理信号を示
す。波形５１０は第８図のFIFO装置４１１に対
してANDゲート４１４により与えられるロード
信号を示し、波形５１１はFIFO装置４１１の入
力レジスタ出力の論理的反転を示す。 第９図において波形５０１〜５１１の説明に用
いた簡略記号においては、プラス記号（＋）は関
連する波形が論理数１のレベルにある時簡略記号
により指示される条件が生じる事を示す。負の記
号（−）は、波形が論理数零のレベルにある時表
示された条件が生じる事を示す。 データが第１図の主メモリー１２から装置アダ
プタ１４によりサービスされるデイスク装置に書
込まれる時、フアームウエアは第８図の制御回線
４１７を波形５０１，５０１ａに示される如く論
理数１のレベルに変換する。バス・サイクルは波
形５０６の５０６ａに示される如く活動状態にな
いため、MPDC１０は前のバス・サイクル要求
のサービスに関与しない。このように、制御回線
４１６ａが論理数１のレベルにあり、第９図の５
１１ａに示される如く入力レジスタFIFO装置４
１１により発された論理数１の信号はANDゲー
ト４１６を経てフリツプフロツプ４１８をトリガ
ーするために与えられる。これと同時にフリツプ
フロツプ４１８のＱ出力は５０２ａに示される如
く論理数１のレベルに変化する。これによりサイ
クル要求５０２ａは制御回線４１９を介してメガ
バス１３に与えられる。メガバス１３の１サイク
ルが利用可能な時、第５図のバス論理装置１２８
は論理数１のパルス５０４ａを生じてサイクル要
求５０２ａを論理数１のパルス５０３ａにより示
される如くメガバス１３におく。パルス５０３ａ
と５０４ａに応答してメガバス１３に現われる信
号は波形５０５の論理数１のパルス５０５ａによ
り示される。 バス論理装置１２８は、パルス５０４ａと共に
論理数１のパルス５０６ｂを生じてバス・サイク
ルが活動状態にある事即ちMPDC１０が使用中
である事を示す。これに応答して、ANDゲート
４１４の出力は論理数１のパルス５０１ａにより
示される如き論理数１のレベルに変化してダミ
ー・バイトをFIFO装置４１１にロードする。 MPDC１０からバス・サイクル要求を受取る
と同時に、主メモリー１２は波形５０７の論理数
１のパルス５０７ａを生じる事により要求の受入
れを確認する。 ダミー・バイトがFIFO装置４１１にロードさ
れる時、波形５１１は５１１ａで示す如く論理数
零のレベルに変化する。波形５１１が論理数零の
レベルを維持する期間ANDゲート４１６は使用
禁止状態となるため、波形が再び論理数１のレベ
ルに変化する迄これ以上のバス・サイクル要求は
行われない。 主メモリー１２が要求されたデータ・ワードを
検索してこれをメガバス１３におくと、メモリー
１２は論理数１のパルス５０９ａを発してデータ
が利用可能である事を示す。更に、メモリー１２
は論理数１のパルス５０５ｂを生じる。パルス５
０５ｂおよび５０９ａの受取りと同時に、バス論
理装置１２８は、メガバス１３に論理数１のパル
ス５０７ｂとして現われる論理数１の確認パルス
５０８ａを発する。パルス５０７ｂの受取りと同
時に、主メモリー１２はメガバス１３を解放して
別のバス・サイクル要求を許容する。パルス５０
８ａの形成と同時に、MPDC１０はもはや５０
６ｃで示されるようにバス・サイクルの活動状態
にない。 FIFO装置４１１の入力レジスタの出力が再び
５１１ｂで示される如く空白状態となるので、論
理数１のパルス５０２ｂはフリツプフロツプ４１
８のＱ出力側に与えられて次のバス・サイクル要
求操作を開始する。 データ転送時のシステム動作（第１０図） 第１０図は、デイスク装置からメガバス１３へ
のデータ転送中の第４図乃至第８図のシステムの
動作を示すタイミング図である。 波形６００は、装置アダプタ１４により第４図
の制御回線１１０に与えられるハードウエア・デ
ータ・サービス要求信号を示し、波形６０１は波
形６００に応答してフアームウエアにより与えら
れるハードウエア使用可能信号を示す。波形６０
２は、波形６００と６０１の論理積即ちANDで
あるハードウエアデータ・サービス使用可能信号
を示す。波形６０２は、診断テスト中第７図のレ
ンジ・クロツク論理装置３１６のEN２使用可能
入力側に対してフアームウエアにより与えられる
使用可能信号を示す。 波形６０３は、波形６０２により示される使用
可能信号に応答するレンジ・クロツク論理装置３
１６の出力を示す。波形６０４は第８図のAND
ゲート４０３の出力および第４図のアダプタ論理
装置２９の出力を示す。波形６０５は第８図のフ
リツプフロツプ４０７の出力に対する否定を示
す。 波形６０６と６０７はそれぞれ波形６０４と６
０５から形成され、フリツプフロツプ４０７の出
力状態を示す。波形６０８は第８図のフリツプフ
ロツプ４１８のＱ出力側に生じたバス・サイクル
要求信号を示し、波形６０９はサイクル要求が波
形６０８により示される如くなされる度にアドレ
ス・クロツク論理装置３０４により生成されるパ
ルス対を示す。 データがデイスク装置から読出されると、第４
図の装置アダプタ１４は論理数１のパルス６００
ａを制御回線１１０に与えてデータ・バイトが
MPDC１０に対する転送に利用可能である事を
示す。これに応答して、第６図のフアームウエア
制御システムは使用可能ハードウエア・パルス６
０１ａをハードウエア制御装置１０８に至る第４
図の制御回線１０９に送る。データ・バイトが装
置アダプタ１４からMPDC１０に転送されると
波形６０２により示されるタイミング信号は第７
図のレンジ・クロツク論理装置３１６に与えられ
る。これに応答して、オフセツト・レンジ・カウ
ンタ３０８と３０９は、オフセツト、レンジ・カ
ウントが終る迄減分される。その後レンジ・カウ
ンタ３０６と３０７は、波形６０３の論理数１の
パルスにより示される如く減分される。 データ・バイトが装置アダプタ１４から
MPDC１０迄転送される度に、波形６０４によ
り示される如くANDゲート４０３の出力はフリ
ツプフロツプ４０７をトリガーする。フリツプフ
ロツプ４０７のＱ出力が論理数１のレベルにある
時、フリツプフロツプ４０５はメガバス１３に転
送するためバス・データ・レジスタ１００に左方
バイトをロードするようトリガーされる。この条
件は、波形６０５と波形６０７の論理数１のレベ
ルにより示される。フリツプフロツプ４０７の
出力が論理数１のレベルに変化する時、フリツプ
フロツプ４０６はメガバス１３に対する転送のた
めバス・データ・レジスタ１００に右方バイトを
ロードするようトリガーされる。この条件は、波
形６０５の論理数零のレベルと波形６０６の論理
数１のレベルにより示される。 左方および右方のデータ・バイトから成るデー
タ・ワードがバス・データ・レジスタ１００にお
いて形成された時、フアームウエア制御下のバス
論理装置１２８は第８図の制御回線４１６ａに対
してバス・サイクル活動信号を与えてフリツプフ
ロツプ４１８をトリガーする。これによりバス・
サイクル要求が波形６０８の論理数１のレベルに
より示される如く生成される。使用中のサイクル
要求が生成される度に、バス論理装置１２８は、
波形６０９により示される如く論理数１のパルス
対を生じるようにアドレス・クロツク論理装置３
０４を使用可能にする。これと同時にメモリー・
アドレス・カウンタ３００，３０２，３０３に記
憶された主メモリー・アドレスは２だけ増分され
る。 レンジ・カウントが終了する前にデータが
MPDC１０への転送には利用可能でない暫時条
件が生じる場合は、装置アダプタ１４は第４図の
制御回線１２５に対して割込みを生じ、制御をシ
ステムのハードウエア・システムからフアームウ
エアに戻す。この場合、波形６０１の使用可能ハ
ードウエア信号は６０１ｂに示す如く論理数零の
レベルに変化する。データが再び転送に利用可能
である事を第４図の制御回線１１０に対して論理
数１のパルス６００ｂを与える事により装置アダ
プタ１４が示す迄、これ以上のMPDC活動は生
じない。その後データ転送は、前述の如くレン
ジ・カウントがカウントを尽す迄継続する。 データ書込時のシステム動作（第１１図） 第１１図は書込み操作の間の第４図乃至第８図
のシステムの操作を示すタイミング図である。 波形７００は第４図の制御回線１１０に対し装
置アダプタ１４により与えられるハードウエア・
データ・サービス要求信号を示し、波形７０１は
第４図の制御回線２９ａと１１８ｂに対してアダ
プタ論理装置２９により与えられるストローブ信
号を示す。波形７０２は第８図のANDゲート４
０３の出力を示し、波形７０３はフリツプフロツ
プ４０７の出力の論理的否定を示す。波形７０
４はフリツプフロツプ４０５の出力の論理的否
定を示し、波形７０５はFIFO装置４０８の出力
レジスタ（OPR）出力を示す。 波形７０６はフリツプフロツプ４０６の出力
の論理的否定を示し、波形７０７はFIFO装置４
１０のOPR出力を示す。波形７０８はFIFO装置
４１１のOPR出力を示し、波形７０９はFIFO装
置４１１のIPR出力の論理的否定を示す。波形７
１０はフリツプフロツプ４１８のＱ出力を示し、
波形７１１は波形７１０に応答してバス論理装置
１２８により生成されるバス・サイクル要求信号
を示す。 波形７１２は、波形７１１のバス・サイクル要
求パルスに応答してMPDC１０を使用中の状態
にするバス・サイクル活動信号を示す。波形７１
３はバス論理装置１２８により与えられ、主メモ
リー１２がMPDC１０からのデータ要求を確認
しなければならない期間を表示するデータ・サイ
クル信号を示す。波形７１４は、MPDC１０と
主メモリー１２間の初期接続手順の結果としてメ
ガバス１３に生じるバス要求および確認パルスを
示す。波形７１５はマスター・システムの装置か
らのバス要求に応答してスレーブ・システムの装
置により与えられるバス確認パスルを示し、波形
７１６は波形７１５のパルスに反映される
MPDC確認パルスを示す。波形７１７と７１８
はそれぞれ主メモリー１２から装置アダプタ１４
に対するデータの転送中生成されるアドレス増分
パルスおよびレンジ減分パルスを示す。 主メモリー１２からのデータの転送に先立つて
装置アダプタ１４はデイスク装置の書込みヘツド
を表示された記録に定置する。デイスク装置が書
込み操作の用意ができた後、パルス７００ａによ
り示される如くハードウエア・サービス要求信号
を制御回線１１０に送る。これと同時にバス論理
装置１２８は主メモリー１２からのデータを要求
する。主メモリー１２はこれに応答してデータを
第４図のデータ・レジスタ８２に与える。データ
制御装置１１３の制御下で、データはデータ・レ
ジスタ８２からFIFO装置４０８と４１０に転送
される。FIFO装置４０８と４１０が充填される
と、ハードウエア制御装置１０８はアダプタ論理
装置２９に信号する。アダプタ論理装置２９は更
にストローブ・パルス７０１ａを装置アダプタ１
４に発して、データ・バイトが転送中である事を
表示する。同時に、第８図のANDゲート４０３
はパルス７０２ａを発して、装置アダプタ１４に
転送するためFIFO装置４０８と４１０の１つか
らデータ・バイトを選択する。ANDゲート４０
３の出力に応答して、第８図のフリツプフロツプ
４０７はパルス７０３ａを発してフリツプフロツ
プ４０５をトリガーする。フリツプフロツプ４０
５は更にパルス７０４ａを発してFIFO装置４０
８からデータ・バイトを選択する。 データ・バイトがFIFO装置４０８の出力レジ
スタから取出される時、FIFO装置４０８のOPR
出力は７０５ａで示される如く論理数零のレベル
に変化する。OPR出力は更に波形７０４の７０
４ｂに示される如くFIFO装置４０５をリセツト
する。データ・バイトが装置アダプタ１４により
取出された時、装置アダプタ１４は第２のハード
ウエア・データ・サービス要求パルス７００ｂを
発する。これに応答して、アダプタ論理装置２９
のパルス７０１ｂおよびANDゲート４０３のパ
ルス７０２ｂは前述の如く生成される。パルス７
０２ｂの発生と同時に、フリツプフロツプ４０７
の出力は波形７０３の７０３ｂで示される如く
フリツプフロツプ４０６をトリガーする。これと
同時にフリツプフロツプ４０６の出力は論理数
１のパルス７０６ａを発してFIFO装置４１０の
出力レジスタをアンロードする。データ・バイト
が出力レジスタから転送されると、FIFO装置４
１０のOPR出力は波形７０７の７０７ａにより
示される如く論理数零に変化する。OPR出力の
論理的変化に応答して、フリツプフロツプ４０６
は７０６ｂで示される如くリセツトされる。 前に述べた如く、FIFO装置４１１はFIFO装置
４１０がアンロードされると同時にアンロードさ
れる。このように、FIFO装置４１０のOPR出力
が論理数零に変化する時、FIFO装置４１１の
OPR出力も又波形７０８の７０８ａで示される
如く論理数零に変化する。別のダミー・バイトが
FIFO装置４１１の出力レジスタに入る時、OPR
出力は７０８ｂで示される如く論理数１に変化す
る。更に、入力レジスタ出力IPRは７０９ａで示
す如く状態を変更する。これにより制御回線４１
９上のバス・サイクル要求は論理数１のパルス７
１０ａで示される如く開始される。パルス７１０
ａに応答して、第５図のバス論理装置１２８はス
トローブ・パルス７１３ａを発してサイクル要求
パルス７１０ａをパルス７１１ａで示される如く
メガバス１３におく。ストローブ７１３ａとパル
ス７１１ａの発生と同時に、パルス７１４ａはメ
ガバス１３により主メモリー１２に送られる。 サイクル要求パルス７１０ａが生成される時、
バス論理装置１２８はMPDC１０を論理１のパ
ルス７１２ａで示される如く使用中の状態にす
る。パルス７１２ａの持続期間中、MPDC１０
はパルス７１４ａにより示される如く主メモリー
１２に対してデータ要求を発して応答を持つ。 もし主メモリー１２がバス・サイクル要求およ
びMPDC１０により与えられた主メモリー・ア
ドレスを受入れるならば、主メモリー１２はパル
ス７１５ａを発する。これに応答して、第５図の
バス論理装置１２８は、波形７１１により示され
るバス・サイクル要求信号を７１１ｂに示す如く
論理数零のレベルに変化する。論理数１のパルス
７１２ａにより示される期間を超えない期間中、
主メモリー１２は表示された主メモリー・アドレ
スにおける内容を検索し、そのデータをメガバス
１３に与える。更に、主メモリー１２はパルス７
１４ｂを発して、表示された主メモリー・アドレ
スにおけるデータが次に来るべきのもである旨を
MPDC１０に通知する。これに応答して、バス
論理装置１２８はストローブ７１６ａを発してメ
ガバス１３上に確認パルス７１５ｂをおく。これ
と同時に、バス論理装置１２８は、波形７１２の
論理数零のレベル７１２ｂにより示される如く使
用中の状態からMPDC１０を解除するのである。 前述のプロセスは、レンジ・カウントにより示
されるデータ・バイトの合計数が主メモリー１２
から装置アダプタ１４迄転送される迄反復され
る。 データ転送過程においては、メモリー・アドレ
ス・カウンタ３００，３０２，３０３が増分さ
れ、レンジ・カウンタ及びオフセツト・レンジ・
カウンタ３０６〜３０９が減分される。特にデー
タ要求がパルス７１５ａにより示される如く主メ
モリー１２に対してなされる毎に、メモリー・ア
ドレス・カウンタ３００，３０２，３０３はパル
ス７１７ａ及び７１７ｂにより示される如く２回
増分される。更に、データ・バイトが主メモリー
１２からMPDC１０により要求される毎にレン
ジ・カウンタ及びオフセツト・レンジ・カウンタ
３０６〜３０９が減分される。データ・ワードに
対する要求７１０ａが発される時、１つの減分指
令がパルス７１８ａにより示される如く発され
る。パルス７１８ｂにより示される第２の減分指
令は、主メモリー１２により生じる。 本発明による技術的効果（その２） 本発明によれば、ハードウエアとフアームウエ
アの両制御に応答するデータ転送計数システムが
提供される。更に、メモリー・アドレス・カウン
タおよびレンジ・カウンタ等は直列データ経路を
形成するように接続される。これにより、フアー
ムウエアは、データ転送に先立ち最少限度の対話
によりアドレス・パラメータおよびレンジ・パラ
メータ等でカウンタをロードできる。その後、カ
ウンタ制御はハードウエアに転送されてフアーム
ウエア制御で可能なデータ転送速度よりも大きな
転送速度を可能にする。 本発明については、そのある特定の実施態様に
関して記述したが、当業者にはこれ以外の変更例
も明らかとなろう事は理解すできであり、頭書の
特許請求の範囲内にはかゝる変更例も網羅すべく
意図されている。
ンジおよびオフセツト・レンジ制御装置７７、ア
ドレス・マルチプレクサ１３３、およびメモリ
ー・アドレス・レジスタ１３６を示す。 メモリー・アドレス・カウンタ３００は、８ビ
ツト・データ・ケーブル９６上のAU８５からの
データを受取り、制御回線１３６ａからフアーム
ウエアからのロード指令を受取る。メモリー・ア
ドレス・カウンタ３００に対するクロツク入力
は、メモリー・アドレス・カウンタ３０２のクロ
ツク入力側、メモリー・アドレス・カウンタ３０
３のクロツク入力側、およびアドレス・クロツク
論理装置３０４の出力側に接続される。メモリ
ー・アドレス・カウンタ３００の８ビツト出力
は、データ・ケーブル３０５によりメガバス１３
に、又メモリー・アドレス・カウンタ３０２のデ
ータ入力側に与えられる。 本文に述べた望ましい実施態様においては、メ
モリー・アドレス・カウンタ３００，３０２およ
び３０３は24ビツトのメモリー・アドレスのアツ
プ・カウンタを構成する。 メモリー・アドレス・カウンタ３０２のロード
入力は、制御回線１３６ａと、メモリー・アドレ
スカウンタ３０３、レンジ・カウンタ３０６，３
０７、オフセツト・レンジ・カウンタ３０８およ
び３０９のロード入力側に接続される。レンジ・
カウンタ３０６と３０７は16ビツトのレンジ・ダ
ウン・カウンタを形成し、オフセツト・レンジ・
カウンタ３０８と３０９は16ビツトのオフセツ
ト・レンジ・ダウン・カウンタを形成する。メモ
リー・アドレス・カウンタ３０２の８ビツト出力
は、アドレス・マルチプレクサ３１０のA1入力
側およびメモリー・アドレス・カウンタ３０３の
データ入力側に与えられる。メモリー・アドレ
ス・カウンタ３０３の８ビツト出力は、アドレ
ス・マルチプレクサ３１１のＡ１入力側およびレ
ンジ・カウンタ３０６のデータ入力側に与えられ
る。アドレス・マルチプレクサ３１０と３１１の
Ａ１入力は、夫々第５図のアドレス・マルチプレ
クサ１３３のＢ２及びＢ１入力に対応する。 アドレス・マルチプレクサ３１０は又、そのＡ
２入力側（第５図のアドレス・マルチプレクサ１
３３のＡ１入力に対応する。）において第４図の
データ・レジスタ８２からデータ・ケーブル１３
９によりデータを受取る。アドレス・マルチプレ
クサ３１０の８ビツト出力はメガバス１３迄延在
するデータ・ケーブル３１２に与えられる。アド
レス・マルチプレクサ３１０に対する選択
（SEL）入力は制御回線３１３上のバス論理装置
１２８により与えられる。 アドレス・マルチプレクサ３１１は又、そのＡ
２入力側（第５図のアドレス・マルチプレクサ１
３３のＡ２入力に対応する。）においてデータ・
ケーブル１４０によりデータ・レジスタ８２から
データを受取り、８ビツトのデータをメガバス１
３に至るデータ・ケーブル３１４に与える。アド
レス・マルチプレクサ３１１に対するSEL入力は
アドレス・マルチプレクサ３１０のSEL入力側に
接続される。 レンジ・カウンタ３０６の８ビツト出力はレン
ジ・カウンタ３０７の入力側に接続される。レン
ジ・カウンタ３０７の出力は更にオフセツト・レ
ンジ・カウンタ３０８の入力側に与えられ、オフ
セツト・レンジ・カウンタ３０８の８ビツト出力
はオフセツト・レンジ・カウンタ３０９の入力側
に与えられる。オフセツト・レンジ・カウンタ３
０９の８ビツト出力はAMUX７２のＡ３入力側
に至るデータケーブル７６に与ええられる。 第７図のシステムに対するクロツク・ソースは
4.0MHz発振器３１５で、アドレス・クロツク論
理装置３０４とレンジ・クロツク論理装置３１６
にクロツク信号を与える。アドレス・クロツク論
理装置３０４は、それぞれバス論理装置１２８と
制御回路３１７及び３１８上のフアームウエアか
ら使用可能信号を受取る。これに応答して、アド
レス・クロツク論理装置３０４はメモリー・アド
レス・カウンタ３００，３０２，３０３に対して
増分指令を発する。 レンジ・クロツク論理装置３１６は、それぞれ
制御回路３１９〜３２１を経てバス論理装置１２
８、フアームウエアおよびデータ制御装置１１３
から使用可能信号を受取る。更に、データ制御装
置１１３はオフセツト・レンジ使用可能信号をレ
ンジ・クロツク論理装置３１６のEN４入力側に
与える。レンジ・クロツク論理装置３１６は、使
用可能の状態になると、減分指令をレンジ・カウ
ンタ３０６〜３０７又はオフセツト・レンジ・カ
ウンタ３０８〜３０９に与える。 本発明による装置の動作 もしデータが装置アダプタ１４により制御され
るデイスク装置から読出されるかこれに書込まれ
るならば、第１図のCPU１１は、前述の如くチ
ヤンネル宛先番号および機能コードを第４図のア
ドレス・シフト・レジスタ７０に与える。更に、
CPUはデータ・レジスタ８２に対して構成ワー
ドＡとＢ、主メモリー・アドレス情報、レンジ・
カウント情報、オフセツト・レンジ・カウント情
報、タスク、および状況要求を与える。フアーム
ウエアはアドレス シフト・レジスタ７０におけ
る機能コードをアクセスして、データ・レジスタ
８２のデータが記憶されるべきスクラツチパツ
ド・メモリー８１におけるアドレスを検出する。 次にフアームウエアは、データの７バイトを一
時に１バイト宛スクラツチパツド・メモリー８１
からメモリー・アドレス・カウンタ３００，３０
２，３０３、レンジ・カウンタ３０６，３０７、
およびオフセツト・レンジ・カウンタ３０８，３
０９に順次シフトする。ロード操作の完了と同時
に、、主メモリー・アドレス情報はメモリー・ア
ドレス・カウンタ３００，３０２，３０３、レン
ジ・カウント情報はレンジ・カウンタ３０６〜３
０７、およびオフセツト・レンジ・カウント情報
はオフセツト・レンジ・カウンタ３０８〜３０９
に存在する。 データがデイスク装置１５から読み出され主メ
モリー装置１２に書込まれる読出し操作中、メガ
バス１３は、データと、このデータが書込まれる
べき主メモリー１２における２４ビツトのアドレ
スの両方を与えられる。詳細には、このデータは
バス・データレジスタ１００に存在する。２つの
データ・バイトからなるデータ・ワードが
MPDC１０からメガバス１３に転送されるべき
時、バス論理装置１２８はアドレス・マルチプレ
クサ３１０と３１１をＡ１入力側に対して選択す
る。データが転送されるべき主メモリーモジユー
ルはこれによりメガバス１３に対して利用可能と
なる。転送されたデータが書込まれるべき主メモ
リー・アドレス情報はこれと同時にメモリー・ア
ドレス・カウンタ３００，３０２，３０３からそ
れぞれデータ・ケーブル３０５，３１２，３１４
に与えられる。主メモリー１２が確認信号を発し
て表示されたアドレスへのデータを受入れる毎
に、メモリー・アドレス・カウンタ３００，３０
２，３０３における主メモリー・アドレスは２だ
け増分される。 装置アダプタ１４からMPDC１０に対するデ
ータ転送中、第５図のデータ制御装置１１３は、
１データ・バイトが転送される毎に制御回線３２
２に対して論理数１の信号を発する。レンジ・ク
ロツク論理装置３１６は使用可能となり、これに
よりオフセツト・レンジ・カウンタ３０８と３０
９を減分する。オフセツト・レンジ・カウンタ３
０９の出力はデータ・ケーブル７６により第４図
のAMUX７２とAU８５に与えられる。オフセ
ツト・レンジ・カウントが零より大きい限り、デ
ータ・バイトは無視されてメガバス１３には転送
されない。然しオフセツト・レンジ・カウントが
尽きると、データ転送制御はオフセツト・レン
ジ・カウンタ３０８，３０９からレンジ・カウン
タ３０６，３０７に切換わる。特に、データ制御
装置１１３はレンジ・クロツク論理装置３１６に
対するEN４入力を禁止し、その後制御回線３２
１によりレンジ・クロツク論理装置３１６のEN
３入力に使用可能信号を発する。これに応答して
レンジ・クロツク論理装置３１６は、データ・バ
イトが装置アダプタ１４からMPDC１０に転送
される度にレンジ・カウンタ３０６，３０７を減
分する。制御がレンジ・カウンタ３０６，３０７
に切換つた後転送された各データ・バイトはメガ
バス１３に転送される。 レンジ・カウンタ３０６，３０７におけるレン
ジ・カウントが尽きると、レンジ・カウンタ３０
７は前述の如く制御回線７７ａと１０２ｂ上に
「レンジ終端」（EOR）信号を生じる。 データが主メモリー１２から読出されてデイス
ク装置１５に書込まれる書込み操作は、読出し操
作の方法と同様な方法で行われる。チヤンネル宛
先番号および機能コードはアドレス・シフト・レ
ジスタ７０にロードされ、構成ロードＡとＢ、主
メモリー・アドレス情報、レンジ・カウント情
報、タスクおよび状況要求を含むデータはデー
タ・レジスタ８２からスクラツチパツド・メモリ
ー８１にロードされる。オフセツト・レンジ・カ
ウント情報はデータのデイスク装置への書込みに
おいては使用されない。 装置アダプタ１４がデイスク装置の書込みヘツ
ドを定置して第４図の制御回線１１０上にハード
ウエア・サービス要求信号を発した後、フアーム
ウエアは２つのダミー・バイトをオフセツト・レ
ンジ・カウンタ３０８，３０９に、レンジ・カウ
ントをレンジ・カウンタ３０６，３０７に、又主
メモリー・アドレスをメモリー・アドレス・カウ
ンタ３００，３０２，３０３にロードする。フア
ームウエアは、更にスクラツチパツド・メモリー
８１からバス・データ・レジスタ１００に対して
MPDCチヤンネル番号を転送し、これからデー
タ・マルチプレクサ１２２を経てメガバス１３に
転送する。バス論理装置１２８は、フアームウエ
ア制御下で応答要求付きデータ要求を主メモリー
１２に発し、アドレス・マルチプレクサ３１０と
３１１をそのＡ２入力側に対して選択してアドレ
ス・シフト・レジスタ７０における主メモリー・
チヤンネル番号をメガバス１３に与える。その後
バス論理装置１２８はアドレス・マルチプレクサ
３１０と３１１をそれ等のＡ１入力側に対して選
択し、主メモリー・アドレスをメガバス１３に与
える。 バス論理装置１２８が主メモリー１２から別の
データ・バイトを要求する毎に、バス論理装置１
２８は又論理数１の信号を制御回線３１９に発し
てレンジ・クロツク論理装置３１６を使用可能の
状態にする。これと同時に、レンジ・カウンタ３
０６と３０７は１だけ減分される。更に、データ
要求および主メモリー・アドレスがメガバス１３
に対して発され主メモリー１２により受入れられ
た後、バス論理装置１２８はアドレス・クロツク
論理装置３０４のEN１入力側を使用可能にす
る。これに応答して、メモリー・アドレス・カウ
ンタ３００，３０２，３０３は２だけ増分され
る。 レンジ・カウントが尽きると、レンジ・カウン
タ３０７は前述の如くEOR信号を制御回線７７
ａおよび１０２ｂに発する。主メモリー１２から
デイスク装置１５に対するデータ転送はこれによ
り完了と表示される。 本発明による技術的効果（その１） 第７図のシステムは、雑用処理にあまりにも多
くの時間を必要とした従来のフアームウエア・デ
ータ転送制御に大きな改善をもたらすものであ
る。従来は、雑用パラメータがメモリーに記憶さ
れ、パラメータが更新された時検索して再記憶し
なければならなかつた。本発明のハードウエア／
フアームウエア方式においては、メモリー・アア
ドレス・カウンタ３００，３０２，３０３、レン
ジ・カウンタ３０６〜３０７、オフセツト・レン
ジ・カウンタ３０８〜３０９は順次ロードされて
ロード操作に必要とされるマイクロ命令の数を実
質的に減らす事ができる。更に、データ転送中に
カウンタがハードウエア制御下で増分又は減分さ
れて大きなデータ流速が可能となる。 データFIFO装置の詳細（第８図） 第８図は、第４図のデータFIFO装置１１８を
詳細な論理図で示す。 添付図面に示される電気的作用図においては、
論理装置の入力側における小円の存在は入力側が
論理数零により使用可能の状態になる事を示すも
のである事を理解され度い。更に、論理装置の出
力側の円は、その特定の装置に対する論理的条件
が満足される時出力は論理数零となる事を示す。 ANDゲート４００は、１つの入力側を制御回
線４０１に、又第２の入力側を制御回線４０２と
ANDゲート４０３の一入力側の両方に接続され
ている。ゲート４０３に対する第２の入力は第４
図の制御回線１１０に至る制御回線４０４に接続
され、第３の入力は制御回線４１７に接続されて
いる。 ゲート４００の出力はフリツプフロツプ４０５
のＤ入力側に、又フリツプフロツプ４０６のＤ入
力側に接続されている。ゲート４０３の出力はフ
リツプフロツプ４０７のトリガー（Ｔ）入力側に
与えられる。 フリツプフロツプ４０５に対するトリガー入力
はフリツプフロツプ４０７のＱ出力側に接続さ
れ、フリツプフロツプ４０５のリセツト入力は16
ワード×８ビツトFIFO装置４０８の出力レジス
タ（OPR）出力に接続されている。OPR出力が
論理数１のレベルにある時、出力レジスタは一杯
の状態である。更に、OPR出力が論理数零のレ
ベルにある時、出力レジスタは空白状態である。
フリツプフロツプ４０５の出力はFIFO装置４
０８の並列転送（TOP）入力側に与えられる。 フリツプフロツプ４０７の出力はそのＤ入力
側およびフリツプフロツプ４０６のＴ入力側に接
続される。フリツプフロツプ４０６に対するリセ
ツト入力は16ワード×８ビツトのFIFO装置４１
０のOPR出力に接続されている。フリツプフロ
ツプ４０６の出力は、FIFO装置４１０のTOP
入力側と、16ワード×８ビツトFIFO装置４１１
のTOP入力側に接続される。 FIFO装置４０８に対するロード（LD）入力は
制御回線４１２に接続され、FIFO装置に対する
データ入力は第４図のデータ・レジスタ８２から
延在するデータ・ケーブル４０８ａに接続されて
いる。FIFO装置４０８の並列データ出力はOR
論理装置８３等を介してデータ・ケーブル９４に
至るデータ・ケーブル４０８ｂに接続される。
FIFO装置４１０に対するLD入力は制御回線４１
３に接続され、FIFO装置に対するデータ入力は
データ・レジスタ８２から延長するデータ・ケー
ブル４１０ａに接続されている。FIFO装置の並
列出力はデータ・ケーブル４１０ｂ、OR論理装
置８３等を介してデータ・ケーブル９４に与えら
れる。 FIFO装置４１１に対するLD入力はANDゲー
ト４１４の出力側に接続されている。FIFO装置
４１１の入力レジスタ（IPR）出力は制御回線４
１５によりANDゲート４１６の一入力側に接続
されている。IPR出力は入力レジスタが空白状態
にある時論理数１のレベルにあり、入力レジスタ
が一杯の状態にある時には論理数零のレベルにあ
る。FIFO装置４１１のOPR出力は、制御回線４
１１ｂにより第５図の制御回線１０２ｂに与えら
れる。 ANDゲート４１６に対する第２の入力は、
ANDゲート４０３に対する第３の入力側および
制御回線４１７に接続されている。ANDゲート
４１６に対する第３の入力はANDゲート４１４
の一入力側および制御回線４１６ａに対して接続
されている。ANDゲート４１６の出力はフリツ
プフロツプ４１８のＴ入力側に与えられ、前記フ
リツプフロツプ４１８のＱ出力はバス論理装置１
２８に至る制御回線４１９に与えられる。 フリツプフロツプ４１８のＤ入力はANDゲー
ト４２０の出力側に接続され、ANDゲート４２
０の一入力は制御回線４２１に接続されている。 ANDゲート４２０に対する第２の入力は制御
回線４２２に接続される。 ANDゲート４１４の第２の入力は制御回線４
１７に接続され、ANDゲート４１４に対する第
３の入力は制御回線４２３に接続されている。 データが第１図の主メモリー１２から読出され
て装置アダプタ１４によりサービスされるデイス
ク装置に書込まれる書込み操作においては、一連
のデータ・バイトの転送中に問題が生じ得る。デ
ータ・バイトが主メモリー１２から受取られる
時、別のデータ要求がMPDC１０により発され
ない場合には、他のシステム装置がメモリー１２
と通信するため仲介し得る。MPDC１０は従つ
て、デイスク装置に対する転送速度を維持する事
ができない。もしデータに対する要求が空白状態
のバツフア記憶場所にかまわずなされると、第４
図のデータ・レジスタ８２に記憶されたデータは
主メモリー１２から転送されるべき全ての範囲の
データがデイスク装置に対して書込まれる前に失
なわれ得る。第８図の論理システムはこのような
問題を未然に防ぐための手段を提供する。 作用においては、データが主メモリー１２から
MPDC１０に転送される時、フアームウエアは
論理数１の信号を制御回線４１７に生じる。もし
メガバス１３があるデータ転送に対してクリヤさ
れると、第５図のバス論理装置１２８は論理数１
の信号を制御回線４２２に発してメガバス１３が
作動可能である事を示す。更に、データ転送が完
了する迄、レンジおよびオフセツト・レンジ制御
装置７７から延長する制御回線４２１は論理数１
のレベルを維持してレンジ・カウントが尽きなか
つた事を示す。従つて、ANDゲート４２０の出
力は、フリツプフロツプ４１８のＤ入力に与えら
れる論理数１のレベルにある。 MPDC１０に対してデータが転送される前は、
FIFO装置４０８，４１０，４１１は空白状態で
ある。従つてFIFO装置４１１のIPR出力は論理
数１のレベルにあつて入力レジスタが空白状態で
ある事を示す。更に、バス・サイクル要求のサー
ビスにおいてMPDC１０がメガバス１３を使用
しない期間中は、バス論理装置１２８は論理数１
の信号を制御回線４１６ａに与える。このよう
に、ANDゲート４１６の出力は論理数１のレベ
ルにあつてフリツプフロツプ４１８を動作させ、
これによりバス論理装置１２８に至る制御回線４
１９上にバス・サイクル要求を生じる。 メガバス１３上の出力に対するバス・サイクル
要求の生成においては、バス論理装置１２８は論
理数１の信号を制御回線４２３に発してMPDC
１０のバス・サイクル要求が生じた事を示す。こ
れと同時に、制御回線４１７上のフアームウエア
制御信号はANDゲート４１４を介してFIFO装置
４１１のロード入力側に与えられる。これにより
ダミー・バイトがフアームウエア制御下でFIFO
装置にロードされ、FIFO装置のIPR出力は論理
数零レベルに変化する。このように、サイクル要
求がフリツプフロツプ４１８のＱ出力側に生成さ
れて主メモリー１２から別のデータを要求する度
に、ダミー・バイトがFIFO装置４１１にロード
される事が判る。 主メモリー１２がバス・サイクル要求に応答す
る時、バス論理装置１２８は、論理数零の信号を
制御回線４２３に、又論理数１の信号を制御回線
４１２と４１３に生じる。主メモリー１２よりメ
ガバス１３に与えられるデータ・バイトは、これ
によりデータ・ケーブル４０８ａ，４１０ａから
FIFO装置４０８とFIFO装置４１０にそれぞれロ
ードされる。これと同時に、バス論理装置１２８
は制御回線４１６ａを論理数１のレベルに変化さ
せてデータに対するバス・サイクル要求が不活動
状態になつた事を示す。もしFIFO装置４１１に
ロードされたダミー・データ・バイトが入力レジ
スタからFIFOスタツクに落されるならば、FIFO
装置のIPR出力は論理数１のレベルに変化して再
びフリツプフロツプ４１８をトリガーして制御回
線４１９上に別のサイクル要求を生じる。 前述のプロセスは、FIFO装置４０８，４１１
が、それらの出力レジスタ（OPR）出力により
示される如くに充填される迄継続する。このよう
に、FIFO装置４１１は、もしデータ・ワードが
データFIFO装置４０８，４１０にロードされる
ならば、別のデータ・ワードが主メモリー１２か
ら要求され得る前にこのデータ・ワードがFIFO
スタツクに通過する事を予め示すように作用す
る。更に、データ要求が主メモリー１２に対して
行われる度毎に、ダミー・バイトがFIFO装置４
１１にロードされる。もし次のデータ要求が主メ
モリー１２に対してなされる前にダミー・バイト
がFIFOスタツクに通過したならば、その時間的
遅延は、別のデータ・バイトが主メモリー１２か
ら受取られる前にFIFO装置４０８，４１０にお
けるデータ・バイトが各FIFOスタツクに通過す
る事が知られる如きのものである。 FIFO装置４０８と４１０がデータで充填され
ると、FIFO装置のOPR出力は論理数零のレベル
にあつて充填条件を示す。更に、FIFO装置４１
１のIPR出力は論理数零のレベルにある。このよ
うに、ANDゲート４１６は使用禁止の状態とさ
れ、制御回線４１９上のサイクル要求の生成が終
了する。 FIFO装置４１１のOPR出力が論理数１のレベ
ルに変化してFIFO装置４０８と４１０が充填さ
れた事を示す時、ハードウエア制御装置１０８は
アダプタ論理装置２９に対してストローブを発す
る。アダプタ論理装置２９は更に装置アダプタ１
４に対してストローブを発してデータFIFO装置
１１８が空白状態であり得る事を表示する。これ
と同時に、装置アダプタ１４は論理数１のハード
ウエア・サービス要求信号を制御回線４０４に発
し、これに応答してフアームウエアはハードウエ
ア使用可能信号を制御回線４０２に対して生じ
る。更にフアームウエアは論理数１の信号を制御
回線４０１に生じてデイスクに対する書込み操作
が開始した事を表示する。 フリツプフロツプ４０７は、ANDゲート４０
３の出力によつてトリガーされてセツトとリセツ
トの条態間で動作する。例えば、もしフリツプフ
ロツプ４０７がセツト状態にあるならばトリガー
と同時にリセツトする。更に、もしフリツプフロ
ツプ４０７がリセツト状態にあればトリガーと同
時にセツトする。これによりフリツプフロツプ４
０７のＱ出力と出力はそれぞれフリツプフロツ
プ４０５と４０６を交互にトリガーする。フリツ
プフロツプ４０５がトリガーされると、フリツプ
フロツプ４０５の出力はFIFO装置４０８の
TOP入力側に与えられる。これに応答して、
FIFO装置４０８の出力レジスタにおけるデー
タ・バイトは装置アダプタ１４に至るデータ・ケ
ーブル４０８ｂに与えられる。出力レジスタが空
白状態になると、FIFO装置４０８のOPR出力は
即時にフリツプフロツプ４０５をリセツトする。
同様に、フリツプフロツプ４０６がトリガーされ
ると、フリツプフロツプ４０６の出力はアンロ
ード信号をFIFO装置４１０に与える。 FIFO装置４１０の出力レジスタが空白状態で
ある時、FIFO装置４１０のOPR出力はフリツプ
フロツプ４０６をリセツトする。フリツプフロツ
プ４０７がフリツプフロツプ４０５，４０６と組
合わされて交互にFIFO装置４０８とFIFO装置４
１０からデータ・バイトを選択する事は明らかで
ある。装置アダプタ１４に送られるデータ・バイ
トはこのようにFIFO装置４０８からの左方バイ
トとFIFO装置４１０からの右方バイトからなつ
ている。 FIFO装置４１０がアンロードされる度に、
FIFO装置４１１も又アンロードされる。 FIFO装置４１１に対する入力レジスタが空白
状態になると直ちに、FIFO装置４１１のIPR出
力は論理数１のレベルに変化して前述の如くサイ
クル要求を生成する。データ・バイトがFIFO装
置４０８と４１０にロードされると、FIFO装置
４０８と４１０は再びアンロードされる。然し、
次のデータ・バイトに対するサイクル要求が主メ
モリー１２から要求される前に、FIFO装置４１
１に対する入力レジスタは空白状態になければな
らない。 FIFO装置４１１に対する入力レジスタが空白
状態にある時、制御回線４１９上のサイクル要求
の生成を阻む２つの条件が生じ得る。主メモリー
１２から装置アダプタ１４に転送されるべきデー
タ・バイトの合計数を示すレンジ・カウントが尽
きると、制御回線４２１は論理数零に変化する。
更に、もし余計なバス要求又は他のデータがメガ
バス１３上に生じてMPDC１０にNAK応答を生
じさせるならば、ANDゲート４２０は使用禁止
される。従つて、フリツプフロツプ４１８のＱ出
力がトリガーされる時論理数１のレベルに変化せ
ず、これ以上のサイクル要求は行われ得ない。 データFIFO装置の動作（第９図） 第９図は、第８図のシステムの動作をグラフの
形態で示すタイミング図である。 本文に開示されたシステムは非同期バス上の相
互通信を行う諸装置からなる事は理解されよう。
このように、第９図乃至第１１図のタイミング図
の説明においては絶対時間値は示されない。重要
な事は発生の絶対時間ではなくて発生の順序であ
る。 第９図において、波形５０１はMPDC１０を
書込みモードにおくフアームウエアにより与えら
れる信号を示し、波形５０２はフアームウエア指
令に応答して第５図のバス論理装置１２８により
与えられるサイクル要求信号を示す。波形５０３
はメガバス１３に対してMPDC１０によりなさ
れるバス・サイクル要求を示し、波形５０４は波
形５０３により示される如くメガバス１３に対し
て波形５０２のサイクル要求論理信号をセツトす
るためバス論理装置１２８により与えられるスト
ローブを示す。波形５０５は、波形５０３と５０
４の論理信号に応答してメガバス１３に形成され
る論理信号を示す。波形５０６は、MPDC１０
が使用中である事を示すためMPDC１０に生成
された波形を示す。波形５０７は、マスター装置
により与えられたバス要求に応答してメガバス１
３に対してスレーブ装置により与えられる論理信
号を示す。波形５０８は、波形５０９により示さ
れる如く主メモリー１２からの第２の半バス・サ
イクル信号に応答してメガバス１３に対して
MPDC１０により与えられる確認論理信号を示
す。波形５１０は第８図のFIFO装置４１１に対
してANDゲート４１４により与えられるロード
信号を示し、波形５１１はFIFO装置４１１の入
力レジスタ出力の論理的反転を示す。 第９図において波形５０１〜５１１の説明に用
いた簡略記号においては、プラス記号（＋）は関
連する波形が論理数１のレベルにある時簡略記号
により指示される条件が生じる事を示す。負の記
号（−）は、波形が論理数零のレベルにある時表
示された条件が生じる事を示す。 データが第１図の主メモリー１２から装置アダ
プタ１４によりサービスされるデイスク装置に書
込まれる時、フアームウエアは第８図の制御回線
４１７を波形５０１，５０１ａに示される如く論
理数１のレベルに変換する。バス・サイクルは波
形５０６の５０６ａに示される如く活動状態にな
いため、MPDC１０は前のバス・サイクル要求
のサービスに関与しない。このように、制御回線
４１６ａが論理数１のレベルにあり、第９図の５
１１ａに示される如く入力レジスタFIFO装置４
１１により発された論理数１の信号はANDゲー
ト４１６を経てフリツプフロツプ４１８をトリガ
ーするために与えられる。これと同時にフリツプ
フロツプ４１８のＱ出力は５０２ａに示される如
く論理数１のレベルに変化する。これによりサイ
クル要求５０２ａは制御回線４１９を介してメガ
バス１３に与えられる。メガバス１３の１サイク
ルが利用可能な時、第５図のバス論理装置１２８
は論理数１のパルス５０４ａを生じてサイクル要
求５０２ａを論理数１のパルス５０３ａにより示
される如くメガバス１３におく。パルス５０３ａ
と５０４ａに応答してメガバス１３に現われる信
号は波形５０５の論理数１のパルス５０５ａによ
り示される。 バス論理装置１２８は、パルス５０４ａと共に
論理数１のパルス５０６ｂを生じてバス・サイク
ルが活動状態にある事即ちMPDC１０が使用中
である事を示す。これに応答して、ANDゲート
４１４の出力は論理数１のパルス５０１ａにより
示される如き論理数１のレベルに変化してダミ
ー・バイトをFIFO装置４１１にロードする。 MPDC１０からバス・サイクル要求を受取る
と同時に、主メモリー１２は波形５０７の論理数
１のパルス５０７ａを生じる事により要求の受入
れを確認する。 ダミー・バイトがFIFO装置４１１にロードさ
れる時、波形５１１は５１１ａで示す如く論理数
零のレベルに変化する。波形５１１が論理数零の
レベルを維持する期間ANDゲート４１６は使用
禁止状態となるため、波形が再び論理数１のレベ
ルに変化する迄これ以上のバス・サイクル要求は
行われない。 主メモリー１２が要求されたデータ・ワードを
検索してこれをメガバス１３におくと、メモリー
１２は論理数１のパルス５０９ａを発してデータ
が利用可能である事を示す。更に、メモリー１２
は論理数１のパルス５０５ｂを生じる。パルス５
０５ｂおよび５０９ａの受取りと同時に、バス論
理装置１２８は、メガバス１３に論理数１のパル
ス５０７ｂとして現われる論理数１の確認パルス
５０８ａを発する。パルス５０７ｂの受取りと同
時に、主メモリー１２はメガバス１３を解放して
別のバス・サイクル要求を許容する。パルス５０
８ａの形成と同時に、MPDC１０はもはや５０
６ｃで示されるようにバス・サイクルの活動状態
にない。 FIFO装置４１１の入力レジスタの出力が再び
５１１ｂで示される如く空白状態となるので、論
理数１のパルス５０２ｂはフリツプフロツプ４１
８のＱ出力側に与えられて次のバス・サイクル要
求操作を開始する。 データ転送時のシステム動作（第１０図） 第１０図は、デイスク装置からメガバス１３へ
のデータ転送中の第４図乃至第８図のシステムの
動作を示すタイミング図である。 波形６００は、装置アダプタ１４により第４図
の制御回線１１０に与えられるハードウエア・デ
ータ・サービス要求信号を示し、波形６０１は波
形６００に応答してフアームウエアにより与えら
れるハードウエア使用可能信号を示す。波形６０
２は、波形６００と６０１の論理積即ちANDで
あるハードウエアデータ・サービス使用可能信号
を示す。波形６０２は、診断テスト中第７図のレ
ンジ・クロツク論理装置３１６のEN２使用可能
入力側に対してフアームウエアにより与えられる
使用可能信号を示す。 波形６０３は、波形６０２により示される使用
可能信号に応答するレンジ・クロツク論理装置３
１６の出力を示す。波形６０４は第８図のAND
ゲート４０３の出力および第４図のアダプタ論理
装置２９の出力を示す。波形６０５は第８図のフ
リツプフロツプ４０７の出力に対する否定を示
す。 波形６０６と６０７はそれぞれ波形６０４と６
０５から形成され、フリツプフロツプ４０７の出
力状態を示す。波形６０８は第８図のフリツプフ
ロツプ４１８のＱ出力側に生じたバス・サイクル
要求信号を示し、波形６０９はサイクル要求が波
形６０８により示される如くなされる度にアドレ
ス・クロツク論理装置３０４により生成されるパ
ルス対を示す。 データがデイスク装置から読出されると、第４
図の装置アダプタ１４は論理数１のパルス６００
ａを制御回線１１０に与えてデータ・バイトが
MPDC１０に対する転送に利用可能である事を
示す。これに応答して、第６図のフアームウエア
制御システムは使用可能ハードウエア・パルス６
０１ａをハードウエア制御装置１０８に至る第４
図の制御回線１０９に送る。データ・バイトが装
置アダプタ１４からMPDC１０に転送されると
波形６０２により示されるタイミング信号は第７
図のレンジ・クロツク論理装置３１６に与えられ
る。これに応答して、オフセツト・レンジ・カウ
ンタ３０８と３０９は、オフセツト、レンジ・カ
ウントが終る迄減分される。その後レンジ・カウ
ンタ３０６と３０７は、波形６０３の論理数１の
パルスにより示される如く減分される。 データ・バイトが装置アダプタ１４から
MPDC１０迄転送される度に、波形６０４によ
り示される如くANDゲート４０３の出力はフリ
ツプフロツプ４０７をトリガーする。フリツプフ
ロツプ４０７のＱ出力が論理数１のレベルにある
時、フリツプフロツプ４０５はメガバス１３に転
送するためバス・データ・レジスタ１００に左方
バイトをロードするようトリガーされる。この条
件は、波形６０５と波形６０７の論理数１のレベ
ルにより示される。フリツプフロツプ４０７の
出力が論理数１のレベルに変化する時、フリツプ
フロツプ４０６はメガバス１３に対する転送のた
めバス・データ・レジスタ１００に右方バイトを
ロードするようトリガーされる。この条件は、波
形６０５の論理数零のレベルと波形６０６の論理
数１のレベルにより示される。 左方および右方のデータ・バイトから成るデー
タ・ワードがバス・データ・レジスタ１００にお
いて形成された時、フアームウエア制御下のバス
論理装置１２８は第８図の制御回線４１６ａに対
してバス・サイクル活動信号を与えてフリツプフ
ロツプ４１８をトリガーする。これによりバス・
サイクル要求が波形６０８の論理数１のレベルに
より示される如く生成される。使用中のサイクル
要求が生成される度に、バス論理装置１２８は、
波形６０９により示される如く論理数１のパルス
対を生じるようにアドレス・クロツク論理装置３
０４を使用可能にする。これと同時にメモリー・
アドレス・カウンタ３００，３０２，３０３に記
憶された主メモリー・アドレスは２だけ増分され
る。 レンジ・カウントが終了する前にデータが
MPDC１０への転送には利用可能でない暫時条
件が生じる場合は、装置アダプタ１４は第４図の
制御回線１２５に対して割込みを生じ、制御をシ
ステムのハードウエア・システムからフアームウ
エアに戻す。この場合、波形６０１の使用可能ハ
ードウエア信号は６０１ｂに示す如く論理数零の
レベルに変化する。データが再び転送に利用可能
である事を第４図の制御回線１１０に対して論理
数１のパルス６００ｂを与える事により装置アダ
プタ１４が示す迄、これ以上のMPDC活動は生
じない。その後データ転送は、前述の如くレン
ジ・カウントがカウントを尽す迄継続する。 データ書込時のシステム動作（第１１図） 第１１図は書込み操作の間の第４図乃至第８図
のシステムの操作を示すタイミング図である。 波形７００は第４図の制御回線１１０に対し装
置アダプタ１４により与えられるハードウエア・
データ・サービス要求信号を示し、波形７０１は
第４図の制御回線２９ａと１１８ｂに対してアダ
プタ論理装置２９により与えられるストローブ信
号を示す。波形７０２は第８図のANDゲート４
０３の出力を示し、波形７０３はフリツプフロツ
プ４０７の出力の論理的否定を示す。波形７０
４はフリツプフロツプ４０５の出力の論理的否
定を示し、波形７０５はFIFO装置４０８の出力
レジスタ（OPR）出力を示す。 波形７０６はフリツプフロツプ４０６の出力
の論理的否定を示し、波形７０７はFIFO装置４
１０のOPR出力を示す。波形７０８はFIFO装置
４１１のOPR出力を示し、波形７０９はFIFO装
置４１１のIPR出力の論理的否定を示す。波形７
１０はフリツプフロツプ４１８のＱ出力を示し、
波形７１１は波形７１０に応答してバス論理装置
１２８により生成されるバス・サイクル要求信号
を示す。 波形７１２は、波形７１１のバス・サイクル要
求パルスに応答してMPDC１０を使用中の状態
にするバス・サイクル活動信号を示す。波形７１
３はバス論理装置１２８により与えられ、主メモ
リー１２がMPDC１０からのデータ要求を確認
しなければならない期間を表示するデータ・サイ
クル信号を示す。波形７１４は、MPDC１０と
主メモリー１２間の初期接続手順の結果としてメ
ガバス１３に生じるバス要求および確認パルスを
示す。波形７１５はマスター・システムの装置か
らのバス要求に応答してスレーブ・システムの装
置により与えられるバス確認パスルを示し、波形
７１６は波形７１５のパルスに反映される
MPDC確認パルスを示す。波形７１７と７１８
はそれぞれ主メモリー１２から装置アダプタ１４
に対するデータの転送中生成されるアドレス増分
パルスおよびレンジ減分パルスを示す。 主メモリー１２からのデータの転送に先立つて
装置アダプタ１４はデイスク装置の書込みヘツド
を表示された記録に定置する。デイスク装置が書
込み操作の用意ができた後、パルス７００ａによ
り示される如くハードウエア・サービス要求信号
を制御回線１１０に送る。これと同時にバス論理
装置１２８は主メモリー１２からのデータを要求
する。主メモリー１２はこれに応答してデータを
第４図のデータ・レジスタ８２に与える。データ
制御装置１１３の制御下で、データはデータ・レ
ジスタ８２からFIFO装置４０８と４１０に転送
される。FIFO装置４０８と４１０が充填される
と、ハードウエア制御装置１０８はアダプタ論理
装置２９に信号する。アダプタ論理装置２９は更
にストローブ・パルス７０１ａを装置アダプタ１
４に発して、データ・バイトが転送中である事を
表示する。同時に、第８図のANDゲート４０３
はパルス７０２ａを発して、装置アダプタ１４に
転送するためFIFO装置４０８と４１０の１つか
らデータ・バイトを選択する。ANDゲート４０
３の出力に応答して、第８図のフリツプフロツプ
４０７はパルス７０３ａを発してフリツプフロツ
プ４０５をトリガーする。フリツプフロツプ４０
５は更にパルス７０４ａを発してFIFO装置４０
８からデータ・バイトを選択する。 データ・バイトがFIFO装置４０８の出力レジ
スタから取出される時、FIFO装置４０８のOPR
出力は７０５ａで示される如く論理数零のレベル
に変化する。OPR出力は更に波形７０４の７０
４ｂに示される如くFIFO装置４０５をリセツト
する。データ・バイトが装置アダプタ１４により
取出された時、装置アダプタ１４は第２のハード
ウエア・データ・サービス要求パルス７００ｂを
発する。これに応答して、アダプタ論理装置２９
のパルス７０１ｂおよびANDゲート４０３のパ
ルス７０２ｂは前述の如く生成される。パルス７
０２ｂの発生と同時に、フリツプフロツプ４０７
の出力は波形７０３の７０３ｂで示される如く
フリツプフロツプ４０６をトリガーする。これと
同時にフリツプフロツプ４０６の出力は論理数
１のパルス７０６ａを発してFIFO装置４１０の
出力レジスタをアンロードする。データ・バイト
が出力レジスタから転送されると、FIFO装置４
１０のOPR出力は波形７０７の７０７ａにより
示される如く論理数零に変化する。OPR出力の
論理的変化に応答して、フリツプフロツプ４０６
は７０６ｂで示される如くリセツトされる。 前に述べた如く、FIFO装置４１１はFIFO装置
４１０がアンロードされると同時にアンロードさ
れる。このように、FIFO装置４１０のOPR出力
が論理数零に変化する時、FIFO装置４１１の
OPR出力も又波形７０８の７０８ａで示される
如く論理数零に変化する。別のダミー・バイトが
FIFO装置４１１の出力レジスタに入る時、OPR
出力は７０８ｂで示される如く論理数１に変化す
る。更に、入力レジスタ出力IPRは７０９ａで示
す如く状態を変更する。これにより制御回線４１
９上のバス・サイクル要求は論理数１のパルス７
１０ａで示される如く開始される。パルス７１０
ａに応答して、第５図のバス論理装置１２８はス
トローブ・パルス７１３ａを発してサイクル要求
パルス７１０ａをパルス７１１ａで示される如く
メガバス１３におく。ストローブ７１３ａとパル
ス７１１ａの発生と同時に、パルス７１４ａはメ
ガバス１３により主メモリー１２に送られる。 サイクル要求パルス７１０ａが生成される時、
バス論理装置１２８はMPDC１０を論理１のパ
ルス７１２ａで示される如く使用中の状態にす
る。パルス７１２ａの持続期間中、MPDC１０
はパルス７１４ａにより示される如く主メモリー
１２に対してデータ要求を発して応答を持つ。 もし主メモリー１２がバス・サイクル要求およ
びMPDC１０により与えられた主メモリー・ア
ドレスを受入れるならば、主メモリー１２はパル
ス７１５ａを発する。これに応答して、第５図の
バス論理装置１２８は、波形７１１により示され
るバス・サイクル要求信号を７１１ｂに示す如く
論理数零のレベルに変化する。論理数１のパルス
７１２ａにより示される期間を超えない期間中、
主メモリー１２は表示された主メモリー・アドレ
スにおける内容を検索し、そのデータをメガバス
１３に与える。更に、主メモリー１２はパルス７
１４ｂを発して、表示された主メモリー・アドレ
スにおけるデータが次に来るべきのもである旨を
MPDC１０に通知する。これに応答して、バス
論理装置１２８はストローブ７１６ａを発してメ
ガバス１３上に確認パルス７１５ｂをおく。これ
と同時に、バス論理装置１２８は、波形７１２の
論理数零のレベル７１２ｂにより示される如く使
用中の状態からMPDC１０を解除するのである。 前述のプロセスは、レンジ・カウントにより示
されるデータ・バイトの合計数が主メモリー１２
から装置アダプタ１４迄転送される迄反復され
る。 データ転送過程においては、メモリー・アドレ
ス・カウンタ３００，３０２，３０３が増分さ
れ、レンジ・カウンタ及びオフセツト・レンジ・
カウンタ３０６〜３０９が減分される。特にデー
タ要求がパルス７１５ａにより示される如く主メ
モリー１２に対してなされる毎に、メモリー・ア
ドレス・カウンタ３００，３０２，３０３はパル
ス７１７ａ及び７１７ｂにより示される如く２回
増分される。更に、データ・バイトが主メモリー
１２からMPDC１０により要求される毎にレン
ジ・カウンタ及びオフセツト・レンジ・カウンタ
３０６〜３０９が減分される。データ・ワードに
対する要求７１０ａが発される時、１つの減分指
令がパルス７１８ａにより示される如く発され
る。パルス７１８ｂにより示される第２の減分指
令は、主メモリー１２により生じる。 本発明による技術的効果（その２） 本発明によれば、ハードウエアとフアームウエ
アの両制御に応答するデータ転送計数システムが
提供される。更に、メモリー・アドレス・カウン
タおよびレンジ・カウンタ等は直列データ経路を
形成するように接続される。これにより、フアー
ムウエアは、データ転送に先立ち最少限度の対話
によりアドレス・パラメータおよびレンジ・パラ
メータ等でカウンタをロードできる。その後、カ
ウンタ制御はハードウエアに転送されてフアーム
ウエア制御で可能なデータ転送速度よりも大きな
転送速度を可能にする。 本発明については、そのある特定の実施態様に
関して記述したが、当業者にはこれ以外の変更例
も明らかとなろう事は理解すできであり、頭書の
特許請求の範囲内にはかゝる変更例も網羅すべく
意図されている。
第１図は共通の通信バスに電気的に結合される
システム機器を有するデータ処理システムの機能
的ブロツク図、第２図は第１図のデイスク・コン
トローラの機能的ブロツク図、第３Ａ図及び第３
Ｂ図は第１図の共通バスに転送される通信ワード
を示すグラフ、第４図および第５図は第１図のデ
イスク・コントローラの詳細な機能的ブロツク
図、第６図は第４図および第５図のシステムの作
用の制御に使用されるフアームウエア制御システ
ムの機能的ブロツク図、第７図は第４図および第
５図のレンジ制御装置とオフセツトレンジ制御装
置の詳細な機能的ブロツク図、第８図は第４図の
データFIFO装置の詳細な論理図、第９図は第８
図のシステムの作用のタイミング図、第１０図は
デイスク装置から共通通信バスへのデータ転送の
間の第４図乃至第８図のシステムの作用を示すタ
イミング図、および第１１図は第１図の主メモリ
ーからデイスク・アダプタへのデータ転送の間の
第４図乃至第８図のシステムの作用を示すタイミ
ング図である。 １０……中規模性能デイスク・コントローラ
（MPDC）、１１……中央処理装置（CPU）、１２
……主メモリー、１３……メガバス、１４……装
置アダプタ、１５……デイスク装置、２０……ア
ドレス論理装置、２１……アドレス・ケーブル、
２２……レンジ及びオフセツト・レンジ論理装
置、２３……制御ケーブル、２４……演算論理装
置（ALU）、２５，３０，３２，３３……両方向
性制御ケーブル、２６，２８……制御ケーブル、
２７……マイクロプログラム制御記憶論理装置、
２９……アダプタ論理装置、３１……スクラツチ
パツド・メモリー、３４……バス論理装置、３５
……一方向性制御ケーブル、３６……データ論理
装置、３７……両方向性データ・ケーブル、３８
……両方向性通信ケーブル、３９，４０……両方
向性制御ケーブル、４１……両方向性データ・ケ
ーブル、４２……システム・クロツク装置、４３
……クロツク論理装置、４４……制御ケーブル。
システム機器を有するデータ処理システムの機能
的ブロツク図、第２図は第１図のデイスク・コン
トローラの機能的ブロツク図、第３Ａ図及び第３
Ｂ図は第１図の共通バスに転送される通信ワード
を示すグラフ、第４図および第５図は第１図のデ
イスク・コントローラの詳細な機能的ブロツク
図、第６図は第４図および第５図のシステムの作
用の制御に使用されるフアームウエア制御システ
ムの機能的ブロツク図、第７図は第４図および第
５図のレンジ制御装置とオフセツトレンジ制御装
置の詳細な機能的ブロツク図、第８図は第４図の
データFIFO装置の詳細な論理図、第９図は第８
図のシステムの作用のタイミング図、第１０図は
デイスク装置から共通通信バスへのデータ転送の
間の第４図乃至第８図のシステムの作用を示すタ
イミング図、および第１１図は第１図の主メモリ
ーからデイスク・アダプタへのデータ転送の間の
第４図乃至第８図のシステムの作用を示すタイミ
ング図である。 １０……中規模性能デイスク・コントローラ
（MPDC）、１１……中央処理装置（CPU）、１２
……主メモリー、１３……メガバス、１４……装
置アダプタ、１５……デイスク装置、２０……ア
ドレス論理装置、２１……アドレス・ケーブル、
２２……レンジ及びオフセツト・レンジ論理装
置、２３……制御ケーブル、２４……演算論理装
置（ALU）、２５，３０，３２，３３……両方向
性制御ケーブル、２６，２８……制御ケーブル、
２７……マイクロプログラム制御記憶論理装置、
２９……アダプタ論理装置、３１……スクラツチ
パツド・メモリー、３４……バス論理装置、３５
……一方向性制御ケーブル、３６……データ論理
装置、３７……両方向性データ・ケーブル、３８
……両方向性通信ケーブル、３９，４０……両方
向性制御ケーブル、４１……両方向性データ・ケ
ーブル、４２……システム・クロツク装置、４３
……クロツク論理装置、４４……制御ケーブル。
Claims (1)
- 【特許請求の範囲】 １ データ処理システムの入出力装置と主メモリ
ー装置との間のデータ転送におけるデータ転送計
数方式であつて、 電気的に直列に接続された主メモリー・アドレ
ス・カウンタ３００，３０２，３０３、レンジ・
カウンタ３０６，３０７、オフセツト・レンジ・
カウンタ３０８，３０９からなる直列データ経
路、フアームウエア制御装置２０２〜２０６、及
びハードウエア制御装置１０８とを具備し、 フアームウエア制御装置２０２〜２０６は、中
央プロセツサ（CPU１１）から送られスクラツ
チパツド・メモリー８１に格納されているデータ
転送中に捨てられる不要なデータ・バイト数を表
わすオフセツト・レンジ情報、必要な転送デー
タ・バイト数を表わすレンジ情報、及びデータ転
送にかかわる主メモリー・アドレス情報を連続的
にかつシリアルに主メモリー・アドレス・カウン
タ３００，３０２，３０３、レンジ・カウンタ３
０６，３０７、及びオフセツト・レンジ・カウン
タ３０８，３０９からなる直列データ経路にシフ
ト転送して対応するカウンタに格納されるように
制御し、 ハードウエア制御装置１０８は、フアームウエ
ア制御装置２０２〜２０６からフアームウエア制
御信号を受け、入出力装置と主メモリー装置との
データ転送と並行して上記メモリー・アドレス・
カウンタ３００，３０２，３０３、レンジ・カウ
ンタ３０６，３０７、及びオフセツト・レンジ・
カウンタ３０８，３０９における必要な増分又は
減分を同時的に行うように制御するようにしたこ
とを特徴とするデータ転送計数方式。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/821,900 US4204250A (en) | 1977-08-04 | 1977-08-04 | Range count and main memory address accounting system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5428530A JPS5428530A (en) | 1979-03-03 |
| JPS6330657B2 true JPS6330657B2 (ja) | 1988-06-20 |
Family
ID=25234561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9471078A Granted JPS5428530A (en) | 1977-08-04 | 1978-08-04 | Range counting and main memory address counter |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4204250A (ja) |
| JP (1) | JPS5428530A (ja) |
| AU (1) | AU519313B2 (ja) |
| CA (1) | CA1115424A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4780808A (en) * | 1981-11-27 | 1988-10-25 | Storage Technology Corporation | Control of cache buffer for memory subsystem |
| US4692859A (en) * | 1983-05-16 | 1987-09-08 | Rca Corporation | Multiple byte serial data transfer protocol |
| US4549262A (en) * | 1983-06-20 | 1985-10-22 | Western Digital Corporation | Chip topography for a MOS disk memory controller circuit |
| JPS6073868U (ja) * | 1983-10-28 | 1985-05-24 | 株式会社 土屋製作所 | サイクロン型プレクリ−ナ |
| JPS60201025A (ja) * | 1984-03-27 | 1985-10-11 | Mazda Motor Corp | 圧力波過給機付エンジンの吸気系構造 |
| JPH0760423B2 (ja) * | 1984-12-24 | 1995-06-28 | 株式会社日立製作所 | データ転送方式 |
| US4821180A (en) * | 1985-02-25 | 1989-04-11 | Itt Corporation | Device interface controller for intercepting communication between a microcomputer and peripheral devices to control data transfers |
| US4682283A (en) * | 1986-02-06 | 1987-07-21 | Rockwell International Corporation | Address range comparison system using multiplexer for detection of range identifier bits stored in dedicated RAM's |
| JP2923786B2 (ja) * | 1988-03-18 | 1999-07-26 | 日立マクセル株式会社 | 半導体ファイルメモリ及びそれを用いる記憶システム |
| US5086388A (en) * | 1988-03-18 | 1992-02-04 | Hitachi Maxell, Ltd. | Semiconductor serial/parallel-parallel/serial file memory and storage system |
| US5206935A (en) * | 1991-03-26 | 1993-04-27 | Sinks Rod G | Apparatus and method for fast i/o data transfer in an intelligent cell |
| US5628026A (en) * | 1994-12-05 | 1997-05-06 | Motorola, Inc. | Multi-dimensional data transfer in a data processing system and method therefor |
| DE50113128D1 (de) * | 2001-12-03 | 2007-11-22 | Infineon Technologies Ag | Datenübertragungseinrichtung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3504345A (en) * | 1967-05-29 | 1970-03-31 | Gen Electric | Input/output control apparatus |
| US3638195A (en) * | 1970-04-13 | 1972-01-25 | Battelle Development Corp | Digital communication interface |
| US3668645A (en) * | 1970-05-25 | 1972-06-06 | Gen Datacomm Ind Inc | Programable asynchronous data buffer having means to transmit error protected channel control signals |
| US3665417A (en) * | 1971-02-19 | 1972-05-23 | Nasa | Flexible computer accessed telemetry |
| NL7105512A (ja) * | 1971-04-23 | 1972-10-25 | ||
| US3997878A (en) * | 1973-07-27 | 1976-12-14 | Rockwell International Corporation | Serial data multiplexing apparatus |
| US3950735A (en) * | 1974-01-04 | 1976-04-13 | Honeywell Information Systems, Inc. | Method and apparatus for dynamically controlling read/write operations in a peripheral subsystem |
| US3993981A (en) * | 1975-06-30 | 1976-11-23 | Honeywell Information Systems, Inc. | Apparatus for processing data transfer requests in a data processing system |
-
1977
- 1977-08-04 US US05/821,900 patent/US4204250A/en not_active Expired - Lifetime
-
1978
- 1978-05-25 CA CA304,098A patent/CA1115424A/en not_active Expired
- 1978-07-25 AU AU38325/78A patent/AU519313B2/en not_active Ceased
- 1978-08-04 JP JP9471078A patent/JPS5428530A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5428530A (en) | 1979-03-03 |
| AU519313B2 (en) | 1981-11-26 |
| US4204250A (en) | 1980-05-20 |
| CA1115424A (en) | 1981-12-29 |
| AU3832578A (en) | 1980-01-31 |
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