JPS63307431A - 薄膜半導体表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜半導体表示装置に係り、特に、液晶などを
用いたアクティブマトリクス方式の表示装置に関する。

〔従来の技術〕

近年、液晶を表示に用いるディスプレイなどでは、各画
素の液晶を駆動するために、各画素ごとに薄膜トランジ
スタ（Ｔｈｉｎ　ＦｉｌＩＩＴｒａｎｓｉｓｔｏｒ　：
略してＴＦＴ｝を形成するアクティブマトリクス（八ｃ
ｔｉｖｅ　Ｍａｔｒｉｘ　：　Ｉ３　Ｌ／てＡＭＸ）方
式が用いられている。°このディスプレイ用基板として
は、普通、ガ′ラス基板が使用されるため、ディスプレ
イを製作するためのプロセス温度が約６４０℃以下に制
限される。このため、とりわけ、ＴＰＴの能動層を多結
晶シリコン（Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　５ｉｌ
ｉｃｏｎ　：略駿てＰｏ１ｙ　−Ｓ　ｉ　）中に形成す
る場合、減圧ＣＶＤ（ＬＰＧＶＤ　）法などによるＰｏ
１ｙ−８ｉの堆積温度も制約されてしまう。この制約の
下に膜の堆積温度を最高プロセス温度近くまで上げるこ
とにより。

Ｐｏ１ｙ　−Ｓ　ｉの結晶性を上げ、Ｐｏ１ｙ　−Ｓ　
ｉの粒径を大きくり、ＴＦＴのキャリア移動度を上げる
試みがなされている。この例としては１口径エレクトロ
ニクス　１９８４．９．１０　　Ｐ２１１　（堆積温度
６００℃）、第３３回応物学会予稿集（１９８６年春）
Ｐ５４４　（堆積温度６１０℃）　ＪａｐａｎＤｉｓｐ
ｌａｙ　Ｔｅｃｈ　Ｄｉｇｅｓｔ、　　（１９８６）　
３　、５（堆積温度６３０℃）などに記載がある。これ
らのＰｏ１ｙＳｉ膜を堆積温度から判断すると（Ｊ。

Ｅｌｅｃｔｒｏｃｈｅｓ、　Ｓｏｃ、　１２７．６８６
　（１９８０）　。

１３１．６７６　（１９８４）参照）″いずれも（１１
０）が主たる配向となっていることがわかる。

〔発明が解決しようとする問題点〕

従来のＡＭＸ方式の表示装置では、キャリアの移動度が
まだまだ十分でないために、いくつかの問題があった。

第一の問題点は２表示部と同一基板上に形成した周辺駆
動回路のアドレス時間に長い時間を要していた点である
。このため１表示部の画素数をあまり増加させることが
できず、画質は必ずしも満足なものではなかった。第二
の問題点は、表示部のＴＰＴの寸法をあまり縮少できな
いため、開口率が」；らずにこのことからも画質は十分
なものではなかった点である。

本発明の目的は、高性能・高画質の薄膜半導体表示装置
を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明では、薄膜半導体表
示装置において、（Ｉ　Ｌ　１｝を主たる配向とする多
結晶シリコン膜を能動層とする半導体装置を用いて、周
辺駆動回路部の能動素子２表示部の能動素子の少くとも
一方を構成することを特徴とした。

（作用〕 初めに、（１１１｝を土たる配向とするｐｏｌｙ　−８
ｉＴＦＴが他の配向のｐｏｌｙ−８ｉＴＦＴに比ベキャ
リアの移動度が大きい理由を述べる。第２図はｐｏｌｙ
　−Ｓ　ｉの粒界近くにできる空乏層とバンド構造の様
子を示す、第２図（ａ）は（１１１）配向のｐｏｌｙ　
−Ｓ　ｉを、第２図（ｂ）は他ノ配向ノｐｏｌｙ　−Ｓ
　ｉを示す、単結晶シリコンと酸化膜との界面における
表面電荷密度は（１００）　、　　（１１０）。

（１１１）の結晶方位類に増加することが知られている
（Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、　８　、３１　（１
９６６）参照）、この電荷密度の考え方は、　ｐｏｌｙ
　−Ｓ　ｉ表面とゲート酸化膜との界面だけでなく　、
　ｐｏｌｙ　−Ｓ　ｉ中の酸素が結晶粒界に偏析するこ
とから、結晶粒界についてもあてはまる。従って、基板
と垂直方向（第２図では上下方向）では、粒界付近にで
きる空乏層は（１０ｏ）配向、（１１０）配向。

、（１１１）配向０順１相対的に広くな６・反対に・キ
ャリアの走行方向（第２図では左右方向）では、粒界付
近にできる空乏層は（１００）配向、（１１０）配向、
（１１１）配向の順で相対的に狭くなる。

従って、粒界に生じる電位障壁は、キャリアの走行方向
では、（１００）配向、（１１０）配向。

（１１１）配向の順で相対的に低くなる。Ｐｏ１ｙ　−
Ｓｉのキャリアの移動度は粒界付近に生じる電位障壁の
高さで決まる。よって、（１１１｝を主たる配向とする
ρｏｌｙ−５ｉＴＦＴは、相対的に、他の配向のｐｏｌ
ｙ　−Ｓ　ｉ　Ｔ　Ｆ　Ｔよりキャリアの移動度が大き
くなることがわかる。

このようにキャリアの移動度が大きい（１１１｝を主た
る配向とするｐｏｌｙ　−Ｓ　ｉ　Ｔ　Ｆ　Ｔを用いて
。

例えば１表示部と同一基板上に、周辺駆動回路を形成す
ると、表示部の画素数を増やせる。

また、（１１１，｝を主たる配向とするｐｏｌｙ　−８
ｉＴＦＴを、例えば表示部のアクティブマトリクスに用
いることにより、開口率を上げられる。

この例のように、本発明によれば、薄膜半導体装置の高
性能化、高画質化を達成できる。

具体的には以下の実施例の中で述べる。

［実施例〕 液晶表示装Ｔ１（ＬＣＤ）等の薄膜半導体表示装置の基
本的な構成を第６図に示す。

マイクロプロセッサ−（図示せず）等の外部からの信号
は、コントロール回路１０４に入力される。表示情報を
記憶するメモリ１０５やキャラクタ・ジェネレータ（図
示せず）等からの表示データ（文字データ）は、コント
ロール回路１０４によって管理制御され、走査側駆動回
路１０３、データ側駆動回路１０２を通して、表示部１
０１に表示される。

（実施例１） このようにキャリアの移動度が大きい（１１１｝を主た
る配向とするｐｏｌｙ−５ｉＴＦＴを用いて周辺駆動回
路を形成すると、表示部５の画素数を増やせる点につい
て述べる。表示装置の駆動回路は、第１図に示すように
、一般に、走査回路８と信号回路に分けられ、信号回路
はマルチプレクサ９、分割マトリクススイッチ１０、基
板４に外付けする高速シフトレジスタ１１から成る０表
示部の画素は能動素子たるＴＦＴ２０と、表示媒質たる
液晶および画素電極からなるキャパシタ１９とからなり
、図示するようにマトリクス状に配列されている。表示
部５の画素数は、主として、信号回路のマルチプレクサ
９と分割マトリクススイッチ１０の特性で決る。信号側
から見た１つの画素当りの書込み時間Ｔａ−は。

’ｒａｉ＝□　　　　　　　・・・■ ｒＸＮ とあられせる。ここで、ｆｐはフレーム周波数（通常６
０Ｈｚ）　、Ｎは信号側のライン数である。

Ｔａｄは信号回路のＴＰＴ特性で決り１通常、約１０μ
ｓｅｃである。ここで（１１１｝を主たる配向とするｐ
ｏｌｙ　−Ｓ　ｉ　Ｔ　Ｆ　Ｔを用いて回路を形成する
と、キャリア移動度が太きくＯＮ特性が優れているため
、Ｔａ−を１μｓｅｃ以下に減少させることが可能とな
る。従って、信号側のライン数Ｎを１ケタ以上増加させ
ることが可能である。走査回路８に関しては信号回路は
ど条件はきびしくないが、クロック周波数ｆｃＰが回路
特性のめやすとなりｆｃＰ＝ｆＦｘＭ　　　　　　　　
・・・■とあられせる。ここで、Ｍは走査ライン数であ
る。

ｆｃ−は、通常、約１０ＫＨｚであるが、（１１１｝を
主たる配向とするｐｏｌｙ　−Ｓ　ｉ　Ｔ　Ｆ　Ｔを用
いれば、ｆｃｐをＭＨｚオーダまで上げることが可能で
ある。

従って、走査側のライン数を２ケタ以上増加させること
ができる。以上から１表示部の画素ＭＸＮは、従来法に
比べ、３ケタ以上増加させることが可能である。　　２ （実施例２） 次に、（１１１｝を主たる配向とするｐｏｌｙ　−３ｉ
ＴＦＴを表示部のアクティブマトリクスに用いることに
より、開口率を上げられる点について述べる。開口率は
、表示部において、透明電極による液晶の駆動可能領域
を示し１表示装置の画質の１つの目やすである。開口率
をある値以上に上げられない理由は、ＴＰＴとＡＱ電極
が各画素上に存在するからである。ＴＰＴのゲート幅Ｗ
とゲート長りは、普通、それぞれ５０μｍ、１０μｍな
る値である。プロセス加工最小寸法が約１０μｍである
ことからしの値が決り、次に、十分なでいる。（１１１
）配向ｐｏｌｙ−３ｉＴＦＴを各画素に用いれば、プロ
セス加工寸法が現状のままで、ゲート幅を２０μｍ以下
まで縮少できる。ゲート幅が減少することは、ゲート領
域のみならず、ソースとドレイン領域の面積も減少する
ことになる。

従って、関口率を従来の約６５％から約７５％まで増加
させることができる。これに伴い、表示部の画質が向上
する。なお、ＴＰＴの寸法縮少は歩留り向上にもつなが
る。

（実施例３） 本実施例では、（１１１｝を主たる配向とするｐｏｌｙ
−８ｉＴＦＴの構造と製造方法について述べ（１１１｝
を主たる配向とするｐｏｌｙ　−Ｓ　ｉ　Ｔ　Ｆ　’ｒ
の断面構造を示す。基板４は歪温度約６４０℃のガラス
板である。基板４を５５０℃に保ち、ヘリウムで２０％
に希釈したモノシランガスを原料として減圧ＣＶＤ法に
より膜１２を堆積させる。膜厚は１５００人である。次
にＮ２中、６００℃の条件で２４時間の熱処理を行う。

熱処理後、（１１１）配向のｐｏｌｙ−８ｉ膜１２が形
成される。ホト・工ツチング工程後、常圧ＣＶＤ法によ
り５ｉＯｚゲート絶膜５を１５００人堆積させる０次に
ゲート電極用のｐｏｌｙ　−Ｓ　ｉ　ｉｌｌ　５を３５
００人堆積させる。ホト・エツチング工程後、ソース、
ドレイン領域１３，１４のインプラを行う６条件として
は、リン（Ｐ｝を３０ＫｅＶの電圧で５　Ｘ　１０　”
ａａ−”のドーズ量打込む、続いて、リンガラス（Ｐｈ
ｏｓｐｈ。

５ｉｌｉｃａｔｅ　Ｇｌａｓｓ、略してＰＳＧ）１６を
４８０℃で５０００人堆積させる。さらに、Ｎｚ中、６
００℃の条件で２０時間の熱処理を行い、インプラ領域
を活性化させる。コンタクト用のホト・エツチング工程
の後、ＡＱ電極１７を６０００人スパッタする。ホト・
エツチング工程の後、透明電極であるＩ　Ｔ　Ｏ（Ｉｎ
ｄｉｕｍ　Ｔｉｔａｎ　０ｘｙｄｅ｝を１０００人スパ
ッタする。ホト・エツチング工程の後、カラーフィルタ
と偏光膜を備えた他のガラス基板との間に液晶を封入し
て表示装置が完成する。本実施例の表示部におけるＴＰ
Ｔのチャネル幅、チャネル長はそれぞれ２０μｍ、１０
μｍである１表示部１４のマトリクスにおけるライン数
は６６０×１９８０である。また、開口率は７５％であ
る。

本実施例では、第１図のキャパシタとなる液晶１９を駆
動するＴＦＴ２０を例に説明したが、このようなＴＰＴ
は１周辺回路、例えば、走査回路８に用いてもよいこと
は言うまでもない。

（実施例４） 第４図は、本発明の別の実施例を示す０本実施例では、
走査回路８および信号回路１８等の駆動回路がすべて基
板４に基板４に外付けされているため（１１１｝を主た
る配向とする、ｐｏｌｙ　−Ｓ　１ＴＦＴを用いて、表
示部５のアクティブマトリクスのみを形成した。これに
より、実施例２と同様開口率を従来の６５％から７５％
に増加することができた。

（実施例５） 第５図は本発明の別の実施例を示す。本実施例では（１
１１｝を主たる配向とするρｏｌｙ−８ｉＴＦＴを用い
て、これまで基板４以外の部分に外付けしていた信号回
路の高速シフトレジスタ１１も表示部５と同一基板に内
蔵することができる。

これにより、本実施例では接続端子数を従来の１７７本
から３８本に減らすことができた。

従来は、ＴＰＴの移動度が低い（小さい）ため、同一基
板上に高速シフトレジスタ１１を表示部５と同一基板上
に設けることは困難であった。

（実施例６） 本実施例は（ｔ　ｔ　ｉ）配向ｐｏｌｙ　−Ｓ　ｉを周
辺駆動回路のみに用いる場合を示す、これには、ｐｏｌ
ｙ−３ｉの堆積温度を変えて、２度ＬＰＣＶＤ層をつけ
る必要がある。はじめにＬ字型の石英板を周辺回路形成
位置に置いてマスクとし、表示部のＴＰＴ形成位置に、
６００℃、　Ｑ　、　６　Ｔｏｒｒの条件でＬＰＧＶＤ
膜を１５００人堆積させる０次に、長方形の石英板を表
示部のＴＰＴ形成位置に置いてマスクとし。

周辺回路形成位置に５５０℃、　Ｑ　、　６　Ｔｏｒｒ
の条件テＬｐｃｖｏ　ＩＩＩを１０００人堆積させる。

続いて。

６００℃、２４時間の熱処理を行うと、５５０℃で堆積
させた膜は（１１１｝を主たる配向とするｐｏｌｙ　−
Ｓ　ｉ　ＩＩＩとなり、６００℃で堆積させた膜は（１
１０｝を主たる配向とすルｐｏｌｙ　−Ｓ　ｉ　ｒ！Ａ
トする。以後のプロセスは前記同じである。このような
周辺回路のみを（１１１）配向としたディスプレイは以
下の特長を持つ、すなわち、高速動作を要求される周辺
回路は（１１１）配向であるため、寸法を小さいままで
駆動可能である。

マトリクス部分のＴＰＴは、（１１０）配向であるため
に１寸法を縮少して、開口率を上げることはできないが
、オフ電流を減らすことが可能であり、この分だけ、周
辺回路による表示部分駆動のための、動作マージンが大
きくとれる６また、上記実施例中に記載した効果以外に
（１１１｝を主たる配向とするキャリアの移動度の高い
ｐｏｌｙ−Ｓ　ｉ　Ｔ　Ｆ　Ｔを用いれば、同一基板上
に従来の移動度の低いｐｏｌｙ　−Ｓ　ｉでは混載でき
なかった回路までも混載できるため、装置の小型化、も
図ることができるという効果がある。

上記各°図中で、同符号がついている部分は同じ機能を
果す部分である。

〔発明の効果〕

本発明によれば、薄膜半導体表示装置の画質を向上させ
ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例における表示装置の平面構
成図、第２図は、多結晶シリコンの配向性とバンド構造
との関係を示す模式図、第３図は、本発明の一実施例に
おけるＴＰＴの断面構成図、第４図は本発明の別の実施
例における表示装置の平面構成図、第５図は、本発明の
さらに別の実施例における表示装置の平面構成図、第６
図は、本発明の表示装置の全体構成を示す図である。 １・・・結晶粒、２・・・結晶粒界、３・・・空乏層、
４・・・基板、５・・・ゲート酸化膜、６・・・価電子
帯の最大エネルギー位置、７・・・伝導帯の最低エネル
ギー位置、８・・・走査回路、９・・・マルチプレクサ
、１０・・・マトリクススイッチ、１１・・・高速シフ
トレジスタ、１２・・・（１１１｝を主たる配向とする
多結晶シリコン膜、１３・・・ソース、１４・・・ドレ
イン、１５・・・ゲート電極、１６・・・ｐｓａ膜、１
７・・・ＡＱ電極、１８・・・信号回路、１０１・・・
表示部、１０２・・・データ側駆動回路、１０３・・・
走査側駆動回路、１０４・・・コントロール回路、１０
５・・・メモリ。 不２図 嵩５図 牟

Claims (1)

1. 【特許請求の範囲】 １、｛１１１｝を主たる配向とする多結晶シリコン膜か
   らなる能動素子を有することを特徴とする薄膜半導体表
   示装置。 ２、少なくとも、薄膜半導体からなる第１の能動素子と
   画素電極と表示媒質とからなる画素をマトリクス状の配
   列した表示部と、前記表示部を制御する薄膜半導体から
   なる第２の能動素子を含む制御回路部とを有する薄膜半
   導体表示装置において、前記第１および第２の能動素子
   の少なくとも一者は、｛１１１｝を主たる配向とする多
   結晶シリコン膜を能動層とすることを特徴とする薄膜半
   導体表示装置。 ３、前記表示部と前記制御回路部とが、同一の絶縁性基
   板上に形成されていることを特徴とする特許請求の範囲
   第１項記載の薄膜半導体表示装置。 ４、前記表示部の能動素子と、前記制御回路３の能動素
   子とは、それぞれの能動層を形成する多結晶シリコン層
   の主たる配向が異なることを特徴とする特許請求の範囲
   第１項記載の薄膜半導体表示装置。