JPS63307547A - Ｃｐｕ監視回路 - Google Patents
Ｃｐｕ監視回路Info
- Publication number
- JPS63307547A JPS63307547A JP62143524A JP14352487A JPS63307547A JP S63307547 A JPS63307547 A JP S63307547A JP 62143524 A JP62143524 A JP 62143524A JP 14352487 A JP14352487 A JP 14352487A JP S63307547 A JPS63307547 A JP S63307547A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- output
- cpu
- register
- watchdog timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002262 irrigation Effects 0.000 description 1
- 238000003973 irrigation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＰＵ監視回路に関し、特にＣＰＵの不動作お
よび暴走の監視に関する。
よび暴走の監視に関する。
（従来の技術）
従来、この種のＣＰＵ監視回路は第２図に示すよう【、
正常時にはソフトウェアの各タスク２２１〜２２４に分
散して配置されたリセットコマンドにより制御の流れ２
３１〜２３４に従ってリセットワードがボートを介して
ＣＰＵ監視回路２４に出力され、その内部のウォッチド
ッグタイマ２Ｓが一定時間以内にリセットされる。しか
し、ＣＰＵ２フあるいは周辺回路（図示していない。）
に異常があると、リセットワード２３１〜２３４により
ウォッチドッグタイマ２Ｓをリセットすることができな
くなる。このとき、発振器２６の入力によりカウンタの
歩進が進んでタイムアウト出力がＣＰＵ２７に入力され
ると、ＣＰＵ２フがリセットされる。
正常時にはソフトウェアの各タスク２２１〜２２４に分
散して配置されたリセットコマンドにより制御の流れ２
３１〜２３４に従ってリセットワードがボートを介して
ＣＰＵ監視回路２４に出力され、その内部のウォッチド
ッグタイマ２Ｓが一定時間以内にリセットされる。しか
し、ＣＰＵ２フあるいは周辺回路（図示していない。）
に異常があると、リセットワード２３１〜２３４により
ウォッチドッグタイマ２Ｓをリセットすることができな
くなる。このとき、発振器２６の入力によりカウンタの
歩進が進んでタイムアウト出力がＣＰＵ２７に入力され
ると、ＣＰＵ２フがリセットされる。
（発明が解決しようとする問題点）
上述した従来のＣＰＵＩＲ’！回路は、ソフトウェアの
各所に配置されたＡづれのリセットコマンドによっても
ウォッチドッグタイマがリセットされるため、ＣＰＵや
周辺回路の障害による機能停止の検出には有効であるが
、ソフトウェアの予期しないジャンプや、暴走に対して
必ずしも有効ではないという欠点がある。
各所に配置されたＡづれのリセットコマンドによっても
ウォッチドッグタイマがリセットされるため、ＣＰＵや
周辺回路の障害による機能停止の検出には有効であるが
、ソフトウェアの予期しないジャンプや、暴走に対して
必ずしも有効ではないという欠点がある。
本発明の目的は、スケジュールから書込まハるキーワー
ドをキーワードレジスタに保持するとともに、各タスク
から書込まれるリセットワードをリセットワードレジス
タに保持し、これら一対のレジスタの出力を比較してお
き、比較の一致出力によってリセットされ、且つ発振器
の出力パルスを計数するためのウォッチドッグカウンタ
を使い、比較の不一致出力と上記カウンタのタイムアウ
ト出力との論理和を求め、その出力によってＣＰＵをリ
セットすることによって上記欠点を除去し、ソフトウェ
アの予期１−ないジャンプや暴走に対１−ても有効な動
作をすることができるように構成したＣＰＵ監視回路ｆ
ｔ提供することにある。
ドをキーワードレジスタに保持するとともに、各タスク
から書込まれるリセットワードをリセットワードレジス
タに保持し、これら一対のレジスタの出力を比較してお
き、比較の一致出力によってリセットされ、且つ発振器
の出力パルスを計数するためのウォッチドッグカウンタ
を使い、比較の不一致出力と上記カウンタのタイムアウ
ト出力との論理和を求め、その出力によってＣＰＵをリ
セットすることによって上記欠点を除去し、ソフトウェ
アの予期１−ないジャンプや暴走に対１−ても有効な動
作をすることができるように構成したＣＰＵ監視回路ｆ
ｔ提供することにある。
（間頌点を解決するための手段）
本発明によるＣＰＵ監視回路は、キーワードレジスタと
、リセットワードレジスタと、比較器と、９オツチドツ
グタイマと、ＯＲゲートとを具備して構成したものであ
る。
、リセットワードレジスタと、比較器と、９オツチドツ
グタイマと、ＯＲゲートとを具備して構成したものであ
る。
キーワードレジスタはスケジューラから書込まれる午−
ワードを°保持するためのものでちり、リセットワード
レジスタは各タスクから書込まれるリセットワードを保
持するためのものである。
ワードを°保持するためのものでちり、リセットワード
レジスタは各タスクから書込まれるリセットワードを保
持するためのものである。
比較器は、キーワードレジスタの内容とリセットワード
レジスタの内容を比較するためのものである。
レジスタの内容を比較するためのものである。
ウォッチドッグタイマは、比較器の一致出力によってリ
セットされ、発ＴＢ、器の出力パルスを計数して計時す
るためのものである。
セットされ、発ＴＢ、器の出力パルスを計数して計時す
るためのものである。
ＯＲゲートは、比較器の不一致出力とウォッチドッグタ
イマの出力との論哩和全求めるだめのものである。
イマの出力との論哩和全求めるだめのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明ｆてよるＣＰＵ監視回路の一実施例を
示すブロック図でちる。
示すブロック図でちる。
第１１において、１はスケジューラ、２１〜２４はそれ
ぞれタスク領域、３１〜３４はそれぞれリセットワード
信号路、１３はソフトウェアシステムであり、ＳはＣＰ
Ｕ監視回路、６はリセットワードレジスタ、７はキーワ
ードレジスタ、８は比較４．９はウォッチドッグタイマ
、１０は発振器、１１はＣＰＵ、１２はＯＲゲートであ
る。
ぞれタスク領域、３１〜３４はそれぞれリセットワード
信号路、１３はソフトウェアシステムであり、ＳはＣＰ
Ｕ監視回路、６はリセットワードレジスタ、７はキーワ
ードレジスタ、８は比較４．９はウォッチドッグタイマ
、１０は発振器、１１はＣＰＵ、１２はＯＲゲートであ
る。
ソフトウェア７ステム１３はスケジューラ１のもとで動
作し、各タスク２１〜２４は順次、動作する。スケジュ
ーラ１は各タスク２１〜２４を起・□Ｊ＋する際、起動
するタスクに対して一意に割付けられたキーワードを制
御の流ｆ′Ｌ４に従ってキーワードレジスタフに書込む
。キーワードレジスタ７の内容は、次にスケジューラ１
により別の午−ワードが書込まれるまで保持される。し
念がって、別のタスクに制御を移すまで、上記内容を表
わすキーワードはキーワードレジスタ７に保持される。
作し、各タスク２１〜２４は順次、動作する。スケジュ
ーラ１は各タスク２１〜２４を起・□Ｊ＋する際、起動
するタスクに対して一意に割付けられたキーワードを制
御の流ｆ′Ｌ４に従ってキーワードレジスタフに書込む
。キーワードレジスタ７の内容は、次にスケジューラ１
により別の午−ワードが書込まれるまで保持される。し
念がって、別のタスクに制御を移すまで、上記内容を表
わすキーワードはキーワードレジスタ７に保持される。
、１−ｄ Ｑされたタスクには、その内部にコマンドが
配置されている。上記コマンドてよって、一定時間以内
に、スケジューラ１のキーワードに相当するリセットワ
ードが、制御の流れ３１〜３４に従つてリセットワード
レジスタ６に書込まれる。書込まれ走リセットワードは
比較器８によってキーワードレジスタ７の内容と比較さ
れる。両者が一致していれば、一致出力が信号１線１４
からウォッチドッグタイマ９のリセット端子に出力され
、不一致であるならば、不一致出力が信号線１５からＣ
ＰＵリセット信号として出力される。
配置されている。上記コマンドてよって、一定時間以内
に、スケジューラ１のキーワードに相当するリセットワ
ードが、制御の流れ３１〜３４に従つてリセットワード
レジスタ６に書込まれる。書込まれ走リセットワードは
比較器８によってキーワードレジスタ７の内容と比較さ
れる。両者が一致していれば、一致出力が信号１線１４
からウォッチドッグタイマ９のリセット端子に出力され
、不一致であるならば、不一致出力が信号線１５からＣ
ＰＵリセット信号として出力される。
ウォッチドッグタイマ９は発振器１０からのクロックパ
ルスｔカウントし、比較器８からの一致出力があればタ
イムアウトしてＣＰＵリセット個号個当全出力。
ルスｔカウントし、比較器８からの一致出力があればタ
イムアウトしてＣＰＵリセット個号個当全出力。
比較器８およびウォッチドッグタイマ９より出力された
ＣＰＵリセット信号は、ＯＲゲート１２で加嫁されてか
らＣＰＵ１１に入力される。
ＣＰＵリセット信号は、ＯＲゲート１２で加嫁されてか
らＣＰＵ１１に入力される。
ＣＰＵ１１が正常に句作していれば、ウォッチドッグタ
イマ９がタイムアウトする前に各タスクから正しくリセ
ットワードがリセットワードレジスタ６へ書込まれ、こ
れに工ってウォッチドッグタイマ９がリセットされる。
イマ９がタイムアウトする前に各タスクから正しくリセ
ットワードがリセットワードレジスタ６へ書込まれ、こ
れに工ってウォッチドッグタイマ９がリセットされる。
このため、正常効咋時にはＣＰＵ１１はリセットされな
い。一方、ＣＰＵｌ １あるいは同辺回路に異常が生じ
てリセットワードが書込めないならば、ウオッチドタイ
マ９がタイムアウトしてＣＰＵＩ １がリセットされる
。
い。一方、ＣＰＵｌ １あるいは同辺回路に異常が生じ
てリセットワードが書込めないならば、ウオッチドタイ
マ９がタイムアウトしてＣＰＵＩ １がリセットされる
。
また、ＣＰＵ１１が暴走して不正に別のタスクが実行さ
れれば、キーワードと一致しないリセットワードが書込
まれて、比較器８により信号線１５上に不一致信号が出
力され、直ちにＣＰＵ１１がリセットされる。
れれば、キーワードと一致しないリセットワードが書込
まれて、比較器８により信号線１５上に不一致信号が出
力され、直ちにＣＰＵ１１がリセットされる。
（発明の効果）
以上説明したように本発明は、スケジューラにより書込
まれるキーワードと各タスク内部のリセットコマンドに
より書込まれるリセットワードと全比較し、上記両者が
一致した場合に限ってウォッチドッグタイマとリセット
し、上記両者が不一致の場合には直ちにＣＰＵのリセッ
トを実行することによって、ＣＰＵが暴走しているにも
かかわらず、ウォッチドッグタイマのタイムアウトまで
ＣＰＵがリセットされず、この間にデータを破壊したり
、あるいは誤ったＩ１０出力を送出する可能性が削減で
きるという効果がある。
まれるキーワードと各タスク内部のリセットコマンドに
より書込まれるリセットワードと全比較し、上記両者が
一致した場合に限ってウォッチドッグタイマとリセット
し、上記両者が不一致の場合には直ちにＣＰＵのリセッ
トを実行することによって、ＣＰＵが暴走しているにも
かかわらず、ウォッチドッグタイマのタイムアウトまで
ＣＰＵがリセットされず、この間にデータを破壊したり
、あるいは誤ったＩ１０出力を送出する可能性が削減で
きるという効果がある。
第１図は、本発明によるＣＰＵ１ｆｉ視回路の一実施例
を示すブロック図である。 第２パ４は、従来技術によるＣＰＵ監視回路の一例を示
すブロック図である。 １．２１・・・スケジューラ ２１〜２４．２２１〜２２４・・・タスクＳ、２４・・
・ＣＰＵＩ盃視回路 ６・・・リセットワードレジスタ フ・・・キーワードレジスタ ８１１・・比較器 ９．２５・・やウォッチドッグタイマ １０．２６・＠−発振器 １１．２７−−＠ＣＰＵ １２・・・ＯＲゲート １３・・・ソフトウェアシステム ３１〜３４，４，２３１〜２３４−・処理の流れ
を示すブロック図である。 第２パ４は、従来技術によるＣＰＵ監視回路の一例を示
すブロック図である。 １．２１・・・スケジューラ ２１〜２４．２２１〜２２４・・・タスクＳ、２４・・
・ＣＰＵＩ盃視回路 ６・・・リセットワードレジスタ フ・・・キーワードレジスタ ８１１・・比較器 ９．２５・・やウォッチドッグタイマ １０．２６・＠−発振器 １１．２７−−＠ＣＰＵ １２・・・ＯＲゲート １３・・・ソフトウェアシステム ３１〜３４，４，２３１〜２３４−・処理の流れ
Claims (1)
- スケジューラから書込まれるキーワードを保持するため
のキーワードレジスタと、各タスクから書込まれるリセ
ットワードを保持するためのリセットワードレジスタと
、前記キーワードレジスタの内容と前記リセットワード
レジスタの内容を比較するための比較器と、前記比較器
の一致出力によってリセットされ、発振器の出力パルス
を計数して計時するためのウォッチドッグタイマと、前
記比較器の不一致出力と前記ウォッチドッグタイマの出
力との論理和を求めるためのＯＲゲートとを具備して構
成したことを特徴とするＣＰＵ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143524A JPS63307547A (ja) | 1987-06-09 | 1987-06-09 | Ｃｐｕ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143524A JPS63307547A (ja) | 1987-06-09 | 1987-06-09 | Ｃｐｕ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63307547A true JPS63307547A (ja) | 1988-12-15 |
Family
ID=15340742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143524A Pending JPS63307547A (ja) | 1987-06-09 | 1987-06-09 | Ｃｐｕ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63307547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2503459A (en) * | 2012-06-26 | 2014-01-01 | Nordic Semiconductor Asa | Multiple hardware registers for watchdog timer preventing erroneous microprocessor system reset |
-
1987
- 1987-06-09 JP JP62143524A patent/JPS63307547A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2503459A (en) * | 2012-06-26 | 2014-01-01 | Nordic Semiconductor Asa | Multiple hardware registers for watchdog timer preventing erroneous microprocessor system reset |
| US10191793B2 (en) | 2012-06-26 | 2019-01-29 | Nordic Semiconductor Asa | Microprocessor device with reset timer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5491787A (en) | Fault tolerant digital computer system having two processors which periodically alternate as master and slave | |
| DE69126498T2 (de) | Wiederherstellungsverfahren und Gerät für eine Pipeline-Verarbeitungseinheit eines Multiprozessor-systems | |
| US6374364B1 (en) | Fault tolerant computing system using instruction counting | |
| US5640508A (en) | Fault detecting apparatus for a microprocessor system | |
| EP0461792B1 (en) | Master/slave checking system | |
| JPH0792765B2 (ja) | 入／出力コントローラ | |
| EP3629176B1 (en) | Fault detection circuit with progress register and status register | |
| JPS5968004A (ja) | 車載用コンピユ−タのフエイルセ−フ方法 | |
| JPS63307547A (ja) | Ｃｐｕ監視回路 | |
| US20230185679A1 (en) | Hardware control path redundancy for functional safety of peripherals | |
| US5652837A (en) | Mechanism for screening commands issued over a communications bus for selective execution by a processor | |
| JPH1115661A (ja) | Ｃｐｕの自己診断方法 | |
| CN117743008B (zh) | 多核处理器故障诊断与异常处理方法、主控板卡及设备 | |
| JP2002229811A (ja) | 論理分割システムの制御方法 | |
| JPH07230432A (ja) | 計算装置 | |
| JPH03222020A (ja) | マルチマイクロプロセッサシステムのリセット方式 | |
| JP2738348B2 (ja) | マルチプロセッサシステム | |
| JPS60124734A (ja) | Ｃｐｕに対する割込み処理装置 | |
| JPH02206866A (ja) | マルチプロセッサシステムにおけるリセット信号発生装置 | |
| JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
| JPS6136641B2 (ja) | ||
| JP2000330798A (ja) | 割込制御装置および割込制御検証方法 | |
| JPS624746B2 (ja) | ||
| JPH03198136A (ja) | Ｄｍａ転送データチェック方式 | |
| JPS6074052A (ja) | ヒストリ・メモリ制御方式 |