JPH03222020A - マルチマイクロプロセッサシステムのリセット方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数個の→イクロプロセッサを電気的に結合
して各マイクロプロセッサ間でデータ交換等を行なうマ
ルチマイクロプロセッサのリセット方式に関する。

（従来の技術） 第４図において、第１のマイクロプロセッサ１と第２の
マイクロプロセッサ２とはパスライン３によって電気的
に結合しており、互いにデータ交換等を行なう、いわゆ
るマルチマイクロプロセッサシステムを構築している。

第１．第２のマイクロプロセッサ１．２にはそれぞれプ
ログラムの異常ループや暴走を検知するための異常診断
回路としてのウォッチドッグタイマ（以下ＶＤＴと略称
する）４．５が設けられており、各ＷＤＴ４゜５の出力
信号はそれぞれゲート回路６．７を介して対応するマイ
クロプロセッサ１．２に入力されている。

一方、システムの電源スィッチ８のオン操作、またはリ
セットスイッチ９のオン操作を検出してリセット信号を
生成するリセット検出回路１０が、前記ゲート回路６，
７を介して第１．第２のマイクロプロセッサ１．２にそ
れぞれ接続されている。

しかして、リセット検出回路１ｏが電源スィッチ８のオ
ン操作、またはリセットスイッチ９のオン操作を検出し
てリセット信号が出力されると、このリセット信号はゲ
ート回路６．７を介して第１、第２のマイクロプロセッ
サ１．２にそれぞれ入力され、第１．第２のマイクロプ
ロセッサ１゜２はともにリセットがかかる。また、例え
ば第１のマイクロプロセッサ１においてハードウェアの
部品不良やノイズあるいはソフトウェアのバグ等により
プログラムが暴走した場合、このプログラム暴走をＷＤ
Ｔ４が検知して異常診断信号がゲート回路６を介して第
１のマイクロプロセッサ１に入力され、第１のマイクロ
プロセッサ１はリセットがかかる。そしてリセット解除
後、この第１のマイクロプロセッサ１のみ初期起動動作
が行なわれ、見掛は上、システムは正常に動き続けるも
のとなる。第２のマイクロプロセッサ２においてプログ
ラム暴走などが発生した場合も同様で、ＷＤＴ５により
異常診断されると第２のマイクロプロセッサ２にリセッ
トがかかり、リセット解除後、この第２のマイクロプロ
セッサ２のみ初期起動動作が行なわれる。

従って、一方のマイクロプロセッサにおいてプログラム
暴走等が発生して、そのマイクロプロセッサがリセット
中あるいはリセット解除後の初期起動動作中であっても
、他方のマイクロプロセッサはその事情を知り得す、通
常通り相手側とデータのやり取りを行なおうとする。こ
の場合、異常となった相手系からの応答がないため数回
のりトライを繰り返してエラーとなるので、このリトラ
イ時間およびタイムアウト時間の間、各種動作が停止し
てしまう不都合が発生する。

（発明が解決しようとする課題） このように従来技術にあっては、他のマイクロプロセッ
サの異常を認知できないので、マイクロプロセッサ間の
データのやり取りに不備が生じ、無駄な処理時間が発生
する不都合が生じていた。

本発明はこのような事情に基づいてなされたもので、そ
の目的とするところは、他のマイクロプロセッサの異常
を確実に認知でき、無駄な処理時間を無くしつつ異常マ
イクロプロセッサのリセットを制御できるマルチマイク
ロプロセッサシステムのリセット方式を提供しようとす
るものである。

（課題を解決するための手段と作用） 本発明は、上記課題を解決し目的を達成するためにする
ために、各マイクロプロセッサのうちの任意の１個を選
定し、この選定されたマイクロプロセッサは、他のマイ
クロプロセッサの異常診断回路の出力信号を入力し、こ
の入力信号に基づいて他のマイクロプロセッサの異常判
定を行ない、異常を検出したときその異常マイクロプロ
セッサに対するリセットを制御するようにしたものであ
る。

そして、選定されたマイクロプロセッサは、システムの
リセット信号と自己の異常診断回路の出力信号とを入力
し、システムのリセット信号によりリセットがかけられ
たときには他の全てのマイクロプロセッサに対するリセ
ットを制御し、自己の異常診断回路の出力信号によりリ
セットがかけられたときには自身のみリセットを制御す
ることが望ましい。

（実施例） 以下、本発明の一実施例を図面を参照しながら説明する
。

第１図において、第１のマイクロプロセッサ１１と第２
のマイクロプロセッサ１２とはパスライン１３によって
電気的に結合しており、互いにデータ交換等を行なう、
いわゆるマルチマイクロプロセッサシステムを構築して
いる。第１．第２のマイクロプロセッサ１１．１２には
それぞれプログラムの異常ループやＳ走を検知するため
の異常診断回路としてのＶＤＴ（ウォッチ・ドッグ・タ
イマ）１４．１５が設けられている。そして、ＷＤＴ１
４の出力信号はゲート回路１６を介して第１のマイクロ
プロセッサ１１に入力されており、ＷＤＴ１５の出力信
号はリセット制御回路１７を介してやはり第１のマイク
ロプロセッサ１１に入力されている。上記リセット制御
回路１７は第１のマイクロプロセッサ１１の支配下にあ
り、ＷＤＴ１５からの出力信号を取り込んで第１のマイ
クロプロセッサ１１に与える機能と、第１のマイクロプ
ロセッサ１１からの指令に応じて第２のマイクロプロセ
ッサ１２にリセット信号を送出する機能とを有する。

一方、システムの電源スィッチ１８のオン操作、または
リセットスイッチ１９のオン操作を検出してリセット信
号を生成するリセット検出回路２０が、前記ゲート回路
１６を介して第１のマイクロプロセッサ１１に接続され
ている。

第２図は上記第１のマイクロプロセッサ１１及びその周
辺回路の本発明に関わる主要構成部を示すブロック図で
ある。マイクロプロセッサ１１は、制御部本体としての
ＣＰＵ　（中央処理装置）２１にプログラムデータ等を
記憶するメモリ部２２、他方の第２のマイクロプロセッ
サ１２との間でパスライン１３を介して行われるデータ
送受信を制御する伝送コントローラ２３等の他に、第１
のステータスポート２４、第２のステータスポート２５
及びコマンドラッチポート２６の各人出力ポートを内部
バス２７を介して接続している。

上記第１のステータスポート２４には、前記リセット制
御回路１７の異常信号処理部２８が接続されている。こ
の異常信号処理部２８は、前記第２のマイクロプロセッ
サ１２のＷＤＴ１５からの出力信号を取込み所定の信号
処理を施して第１のマイクロプロセッサ１１へ与えるも
のである。

上記第２のステータスポート２５には、前記リセット検
出回路２０からのリセット信号および前記ＷＤＴ１４に
おける異常診断出力に応じてリセット信号を生成するリ
セット生成回路２つがゲート回路３０を介して入力され
るようになっている。

上記コマンドラッチポート２６は、前記第２のマイクロ
プロセッサ１２に対するリセット信号を送出するための
もので、ゲート回路３１を介してリセット制御回路３１
のリセット信号処理部３２に接続されている。なおこの
ポート２６は、前記リセット検出回路２０からのリセッ
ト信号によりリセットがかかるようになっている。一方
、上記′リセット信号処理部３２には前記リセット検出
回路２０からのリセット信号もゲート回路３１を介して
与えられるようになっている。このリセット信号処理部
３２は、ゲート回路３１を介して取り込んだリセット信
号に所定の信号処理を施して第２のマイクロプロセッサ
１２にリセットをかけるものである。

このように構成された本実施例においては、電源スィッ
チ１８のオン操作あるいはリセットスイッチ１つのオン
操作に応じてリセット検出回路２０からリセット信号が
出力されると、このリセット信号がゲート回路１６を介
して第１のマイクロプロセッサ１１に入力される。第１
のマイクロプロセッサ１１においては、上記リセット検
出回路２０からのリセット信号がゲート回路３０を介し
てステータスポート２５に与えられるとＣＰＵ２１がこ
れを検知してリセットがかかる。

また、上記リセット検出回路２０からのリセット信号は
ゲート回路３１を介してリセット制御回路１７のリセッ
ト信号処理部３２に与えられる。これにより、第２のマ
イクロプロセッサ１２もリセットがかけられる。

また、第１のマイクロプロセッサ１１においてプログラ
ム暴走等が発生し、ＷＤＴ１４によって異常診断がなさ
れると、この異常診断出力に応じてリセット生成回路２
９にてリセット信号が生成され、このリセット信号が上
記と同様にゲート回路３０を介してステータスポート２
５に与えられる。従って、第１のマイクロプロセッサ１
１はリセットがかかることになる。

一方、第２のマイクロプロセッサ１２においてプログラ
ム暴走等が発生し、ＷＤＴ１５によって異常診断がなさ
れた場合には、この異常診断出力がリセット制御回路１
７の異常信号処理部２８に与えられる。そして、この異
常信号処理部２８の作用により第１のマイクロプロセッ
サ１１のステータスポート２４に対して異常発生有りの
情報が付与される。ＣＰＵ２１はステータスポート２４
を介して第２のマイクロプロセッサ１２の状態を常時監
視しており、異常発生有りを認識した場合には、システ
ム的にこの異常マイクロプロセッサ１２をどのように動
かすのが最適なのかを判定する。そして、その判定結果
に基いてコマンドラッチポート２６からリセット信号を
リセット制御回路１７のリセット信号処理部３２に出力
し、第２のマイクロプロセッサ１２に対するリセットを
制御する。すなわち、第２のマイクロプロセッサ１２の
機能が他のマイクロプロセッサにてバックアップされる
ような冗長化システムのような場合および数回連続して
異常発生リスタートを繰り返しているような場合にはリ
セット信号を連続的に出力して第２のマイクロプロセッ
サ１２の動作を停止させる。またシステム的に機能がバ
ックアップされておらず異常発生が連続して起きていな
いような場合にはリセット信号を一定時間出力して第２
のマイクロプロセッサ１２を再スタートさせる。

このように本実施例によれば、第１のマイクロプロセッ
サ１１が第２のマイクロプロセッサ１２の動作状況を常
に監視しており、第２のマイクロプロセッサ１２に異常
が発生した場合にはそれに応じて第２のマイクロプロセ
ッサ１２のリセットを制御できるので、プロセッサ間で
のデータのやり取りが異常となることを防止できる。従
って、プロセッサのダウンによるシステム的な影響を最
小限に抑制できる効果を奏する。

なお、本発明を２つのマイクロプロセッサからなるマル
チマイクロプロセッサシステムに適用した場合を例示し
たがこれに限定されるものではなく、３つ以上のプロセ
ッサからなるシステムに対しても、リセット制御回路１
７を増設し、かついずれか１つのプロセッサに本実施例
の第１のマイクロプロセッサ１１と同様の機能を持たせ
ることによって適用可能であるのは勿論である。

ところで、前記実施例においては第１のマイクロプロセ
ッサ１１の信頼性が重要となる。すなわち、第１のマイ
クロプロセッサ１１が自身のプログラム異常により他の
全てのプロセッサをリセットさせてしまうと、重大な故
障に発展してしまうおそれかある。そこで、次に第１の
マイクロプロセッサ１１が自身の異常時に他のプロセッ
サに影響を及ぼさないリセット方式の実施例について述
べる。なお、説明の便宜上、マルチマイクロプロセッサ
システムとして第１図に示すシステムに適用した場合の
実施例を述べる。

第３図はこの他の実施例における第１のマイクロプロセ
ッサ１１及びその周辺回路の本発明に関わる主要構成部
を示すブロック図である。この実施例が前記実施例と異
なる点は、ＷＤＴ１４からの出力信号をクロックパルス
入力とし、基準電源ＶＣＣをＤ入力としたＤ型フリップ
フロップ４０を設ける。そして、このフリップフロップ
４０のＱ出力を取り込むステータスポート４１を前記Ｃ
ＰＵ２１に接続された内部バス２７に設けた点である。

それ以外の部分については前記実施例と同様であるので
同一部分には同一符号を付し、詳しい説明は省略する。

このような構成の本実施例においては、第２のマイクロ
プロセッサ１２にプログラム暴走などが生じてＷＤＴ１
５から異常診断出力が出力されると、ＣＰＵ２１はステ
ータスポート２４を介してこの異常診断出力を検出し、
コマンドラッチポート２６を介して第２のマイクロプロ
セッサ１２に適宜リセットをかける。

これに対し、第１のマイクロプロセッサ１１にプログラ
ム暴走などが生じてＷＤＴ１４から異常診断出力が出力
された場合には、リセット生成回路２９にて生成された
リセット信号がステータスポート２５に入力され、第１
のマイクロプロセッサ１１にリセットがかかる。このと
き、フリップフロップ４０がセットされるので、ＣＰＵ
２１はリセット解除後ステータスポート４１の状態を読
取ることにより今回のリセットが自身の異常によるリセ
ットであることを確認できる。そこで、ＣＰＵ２１はリ
セット解除後、ステータスポート４１へのＱ出力がセッ
トされている場合には他のプロセッサは正常動作を実行
中であると判定して他のプロセッサに影響を及すことな
く自身の初期起動動作を起動する。こうすることにより
、第１のマイクロプロセッサ１１がダウンした場合に第
２のマイクロプロセッサ１２に悪影響を及すことなく見
掛は上第１のマイクロプロセッサ１１が正常動作を継続
しているようになり、システム的な信頼度を増大できる
ようになる。

一方、第１のマイクロプロセッサ１１において、リセッ
ト検出回路２０からのリセット信号入力によりリセット
がかけられた場合には、フリップフロップ４０がリセッ
トされたままなので、ＣＰＵ２１はリセット解除後ステ
ータスポート４１の状態を読取ることにより今回のリセ
ットがシステム全体のリセットであることを確認できる
。

そこで、ＣＰＵ２１はリセット解除後、ステータスポー
ト４１へのＱ出力がリセットされている場合には他のプ
ロセッサもリセットされていると判定して他のプロセッ
サを含んだ初期起動動作を起動させる。これは、コマン
ドラッチポート２６からの出力によって制御できる。

［発明の効果］ 以上詳述したように、本発明によれば、他のマイクロプ
ロセッサの異常を確実に認知でき、無駄な処理時間を無
くしつつその異常マイクロプロセッサのリセットを制御
できるマルチマイクロプロセッサシステムのリセット方
式を提供できる。

また、請求項２によれば、選定されたマイクロプロセッ
サの異常によるリセットに対しても適切に処置でき、シ
ステムの信頼性を向上できるマルチマイクロプロセッサ
システムのリセット方式を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示すブロック図
、第２図は同実施例における主要部の構成を示すブロッ
ク図、第３図は本発明の他の実施例における主要部の構
成を示すプロ・ツク図、第４図は従来例の全体構成を示
すプロ・ツク図である。 １１．１２・・・ｍｌ、！２のマイクロプロセ・ソサ、
１４．１５・・・ＷＤＴ、１７・・・リセット制御回路
、２０・・・リセット検出回路、４０・・・Ｄ型フリッ
プフロップ。

Claims (2)

【特許請求の範囲】
1. （１）各々異常診断回路を有する複数個のマイクロプロ
   セッサを電気的に結合して各マイクロプロセッサ間でデ
   ータ交換等を行うマルチマイクロプロセッサシステムに
   おいて、 前記各マイクロプロセッサのうちの任意の１個を選定し
   、この選定されたマイクロプロセッサは、他のマイクロ
   プロセッサの異常診断回路の出力信号を入力し、この入
   力信号に基づいて他のマイクロプロセッサの異常判定を
   行ない、異常を検出したときその異常マイクロプロセッ
   サに対するリセットを制御することを特徴とするマルチ
   マイクロプロセッサシステムのリセット方式。
2. （２）前記選定されたマイクロプロセッサは、システム
   のリセット信号と自己の異常診断回路の出力信号とを入
   力し、前記システムのリセット信号によりリセットがか
   けられたときには他の全てのマイクロプロセッサに対す
   るリセットを制御し、前記自己の異常診断回路の出力信
   号によりリセットがかけられたときには自身のみリセッ
   トを制御することを特徴とする請求項１記載のマルチマ
   イクロプロセッサシステムのリセット方式。