JPS63307566A - チャネル装置 - Google Patents
チャネル装置Info
- Publication number
- JPS63307566A JPS63307566A JP14232287A JP14232287A JPS63307566A JP S63307566 A JPS63307566 A JP S63307566A JP 14232287 A JP14232287 A JP 14232287A JP 14232287 A JP14232287 A JP 14232287A JP S63307566 A JPS63307566 A JP S63307566A
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- JP
- Japan
- Prior art keywords
- microprogram
- control circuit
- microprocessor
- data transfer
- microprograms
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
この発明は中央処理ＨのＩ／Ｏ命令に従って主記憶装置
と入出力装置の間のデータ転送を制御するチャネル装置
において、１つのマイクロプロセッサと１つのコントロ
ールストレージによって、Ｉ／Ｏ命令とデータ転送等の
各種同時処理が必要なときは２本のマイクロプログラム
をマイクロ命令屯位に交互に実行するようにしてハード
ウェア量の削減、実装面積の削減等を図ったものである
。
と入出力装置の間のデータ転送を制御するチャネル装置
において、１つのマイクロプロセッサと１つのコントロ
ールストレージによって、Ｉ／Ｏ命令とデータ転送等の
各種同時処理が必要なときは２本のマイクロプログラム
をマイクロ命令屯位に交互に実行するようにしてハード
ウェア量の削減、実装面積の削減等を図ったものである
。
本発明はコンピュータシステｌ、において、中央処理装
置の指令に従って主記憶装置と入出力装置との間のデー
タ転送をマイクロプログラムにより制御するチャネル装
置ηに関する。
置の指令に従って主記憶装置と入出力装置との間のデー
タ転送をマイクロプログラムにより制御するチャネル装
置ηに関する。
近年、１．、 Ｓ Ｉ素子の集積度向上、設計上のミス
削減、仕様変更への迅速な対処等の理由がら、マイクロ
プログラムによるハードウェア制御が推進されている。
削減、仕様変更への迅速な対処等の理由がら、マイクロ
プログラムによるハードウェア制御が推進されている。
チャネル装置もマイクロプログラムによる制御がなされ
る一つであるが、′ｆ１．荷となるハードウェア量が問
題である。
る一つであるが、′ｆ１．荷となるハードウェア量が問
題である。
第４図は従来のチャネル装置（以下、ＣＨＥ）の構成例
である。図において１は主記憶装置（ＭＳＬＩ） 、２
は中央処理装置（ＣＰＵ） 、３は従来のＣＨＥであり
、４は複数（０〜ｎ）の入出力装置（Ｉｌｏ）である。
である。図において１は主記憶装置（ＭＳＬＩ） 、２
は中央処理装置（ＣＰＵ） 、３は従来のＣＨＥであり
、４は複数（０〜ｎ）の入出力装置（Ｉｌｏ）である。
３１はＭＳＵとＣＨＥの間のインターフェイス制御回路
、３２はＣＰＵとＣＨＦＦ、の間のインターフェイス制
御回路、３３と３７はマイクロプログラムを格納するコ
ントロールストレージ（ＳおよびＰ）、３４と３６はマ
イクロプロセッサ（ＳおよびＰ）、３５はマイクロプロ
セッサの制御回路、３８はデータ転送制御回路、３９は
ＣＩ−Ｉ ＥとＴ／Ｏの間のインターフェイス制御回路
である。
、３２はＣＰＵとＣＨＦＦ、の間のインターフェイス制
御回路、３３と３７はマイクロプログラムを格納するコ
ントロールストレージ（ＳおよびＰ）、３４と３６はマ
イクロプロセッサ（ＳおよびＰ）、３５はマイクロプロ
セッサの制御回路、３８はデータ転送制御回路、３９は
ＣＩ−Ｉ ＥとＴ／Ｏの間のインターフェイス制御回路
である。
このような構成において、マイクロプロセッサＰ （３
６）上で動作するマイクロプログラムＰはＣＰＵインタ
ーフヱイス制御回路３２を介してＣＰＵ２からＩ／Ｏ命
令を受は取る。マイクロプログラムＰはＩ／Ｏ命令を解
読し、スタートＩ／Ｏ命令であればチャネルアドレス語
であるＣＡＷフェッチの要求を制御回路３５に送出する
。制御回路３５はマイクロプロセッサＳ上で動作するマ
イクロプログラムＳがストップ状態であればＣＡＷフェ
ッチルーチンを起動する。マイクロプログラムＳはＭＳ
インターフェイス制御回路３１を介してＭＳＵＩからＣ
ＡＷをフェッチし、ＣＡＷのフォーマットをチェックし
た後マイクロプログラムＰへ動作終了を通知する。この
時、マイクロプログラムＳはストップ状態に戻る。マイ
クロプログラムＰは次にチャネル指令語であるＣＣＷフ
ェッチの要求を制御回路３５に送出し、制御回路３５は
マイクロプログラムＳのＣＣＷフェッチルーチンを起動
する。マイクロプログラムＳは制御回路３１を介してＭ
ＳＵＩからＣＣＷをフェッチし、必要な情報をデータ転
送制御回路３Ｂにセットアツプする。そしてマイクロプ
ログラムＰに動作終了を通知した後で再びストップ状態
になる。
６）上で動作するマイクロプログラムＰはＣＰＵインタ
ーフヱイス制御回路３２を介してＣＰＵ２からＩ／Ｏ命
令を受は取る。マイクロプログラムＰはＩ／Ｏ命令を解
読し、スタートＩ／Ｏ命令であればチャネルアドレス語
であるＣＡＷフェッチの要求を制御回路３５に送出する
。制御回路３５はマイクロプロセッサＳ上で動作するマ
イクロプログラムＳがストップ状態であればＣＡＷフェ
ッチルーチンを起動する。マイクロプログラムＳはＭＳ
インターフェイス制御回路３１を介してＭＳＵＩからＣ
ＡＷをフェッチし、ＣＡＷのフォーマットをチェックし
た後マイクロプログラムＰへ動作終了を通知する。この
時、マイクロプログラムＳはストップ状態に戻る。マイ
クロプログラムＰは次にチャネル指令語であるＣＣＷフ
ェッチの要求を制御回路３５に送出し、制御回路３５は
マイクロプログラムＳのＣＣＷフェッチルーチンを起動
する。マイクロプログラムＳは制御回路３１を介してＭ
ＳＵＩからＣＣＷをフェッチし、必要な情報をデータ転
送制御回路３Ｂにセットアツプする。そしてマイクロプ
ログラムＰに動作終了を通知した後で再びストップ状態
になる。
マイクロプログラムＰはマイクロプログラムＳのＣＣＷ
フェッチ動作と並行してＩ／Ｏインターフェイス制御回
路３９を介してｌ／Ｏ４の起動を行なう。
フェッチ動作と並行してＩ／Ｏインターフェイス制御回
路３９を介してｌ／Ｏ４の起動を行なう。
マイクロプログラムＰはｌ／Ｏ４とデータ転送が開始で
きる状態になると、制御回路３８にデータ転送開始を指
示する。制御回路３８はＣＨＥ ３とＴ／Ｏ４の間のデ
ータ転送制御を行なう。
きる状態になると、制御回路３８にデータ転送開始を指
示する。制御回路３８はＣＨＥ ３とＴ／Ｏ４の間のデ
ータ転送制御を行なう。
ＭＳＵｌとＣＨＥ ３との間でデータ転送する場合は制
御回路３５にデータ転送要求を送出する。制御回路３５
はマイクロプログラムＳのデータ転送ルーチンを起動す
る。マイクロプログラムＳは制御回路３１を介してＭＳ
ＵＩとのデータ転送を行なう。ごの時データアドレスお
よびバイトカウントの更新をマイクロプログラムＳが行
なう。マイクロプログラムＳはＭ Ｓ ＬＪ １とのデ
ータ転送が終了すると制御回路３８に動作終了をｉｍ知
し、ストップ状態になる。マイクロプログラムＰはＭＳ
ＵｌとＩ／Ｏ４の間のデータ転送を行なっている間はデ
ータ転送の終了あるいはＣＰＵ２からの次のＩ／Ｏ命令
が来るのを監視している。
御回路３５にデータ転送要求を送出する。制御回路３５
はマイクロプログラムＳのデータ転送ルーチンを起動す
る。マイクロプログラムＳは制御回路３１を介してＭＳ
ＵＩとのデータ転送を行なう。ごの時データアドレスお
よびバイトカウントの更新をマイクロプログラムＳが行
なう。マイクロプログラムＳはＭ Ｓ ＬＪ １とのデ
ータ転送が終了すると制御回路３８に動作終了をｉｍ知
し、ストップ状態になる。マイクロプログラムＰはＭＳ
ＵｌとＩ／Ｏ４の間のデータ転送を行なっている間はデ
ータ転送の終了あるいはＣＰＵ２からの次のＩ／Ｏ命令
が来るのを監視している。
上述の制御方式では次のような問題がある。即ち、従来
技術におけるチャネル制御は、データオーバーランの防
止、コマンドオーバーランの防止、Ｉ／Ｏ命令の実行時
間の短縮、Ｉ／Ｏ割込みの実行時間の短縮、等の性能上
の問題点を解決するために、Ｉ／Ｏ命令とデータ転送の
同時処理、Ｉ／Ｏ割込みとデータ転送の同時処理、チャ
ネル指令語であるＣＣＷフェッチとＩ／Ｏ装置のセレク
ションの同時処理等の処理が可能な様に、チャネル制御
を２つのマイクロプロセッサにより制御する方式が採用
されて来た。
技術におけるチャネル制御は、データオーバーランの防
止、コマンドオーバーランの防止、Ｉ／Ｏ命令の実行時
間の短縮、Ｉ／Ｏ割込みの実行時間の短縮、等の性能上
の問題点を解決するために、Ｉ／Ｏ命令とデータ転送の
同時処理、Ｉ／Ｏ割込みとデータ転送の同時処理、チャ
ネル指令語であるＣＣＷフェッチとＩ／Ｏ装置のセレク
ションの同時処理等の処理が可能な様に、チャネル制御
を２つのマイクロプロセッサにより制御する方式が採用
されて来た。
しかしながら、ＬＳＩ素子の集積度の向上に伴い装置を
より小型化するために次のような問題が生じている。即
ち、（１）、マイクロプログラムを格納するコントロー
ルストレージはＲＡＭで構成されているが、そのためコ
ントロールストレージを２つ設けるとＲＡＭの個数が多
くなり、実装面積が小さくならない。また、マイクロプ
ロセッサを構成するＬＳＩとコントロールストレージ間
の信号線数が多く Ｌ Ｓ ［の入出力ピン数が少なく
ならない、（２）、マイクロプロセッサが２つだとゲー
ト数が多くＬＳ１個数の削減あるいはＬＳＩサイズの縮
小ができない、そして（３） 、２つのマイクロプロセ
ッサが制御するハードウェアは共有部と個別部に分かれ
ており、２つのマイクロプロセッサの作業分担に自由度
が少ない、等の問題がある。
より小型化するために次のような問題が生じている。即
ち、（１）、マイクロプログラムを格納するコントロー
ルストレージはＲＡＭで構成されているが、そのためコ
ントロールストレージを２つ設けるとＲＡＭの個数が多
くなり、実装面積が小さくならない。また、マイクロプ
ロセッサを構成するＬＳＩとコントロールストレージ間
の信号線数が多く Ｌ Ｓ ［の入出力ピン数が少なく
ならない、（２）、マイクロプロセッサが２つだとゲー
ト数が多くＬＳ１個数の削減あるいはＬＳＩサイズの縮
小ができない、そして（３） 、２つのマイクロプロセ
ッサが制御するハードウェアは共有部と個別部に分かれ
ており、２つのマイクロプロセッサの作業分担に自由度
が少ない、等の問題がある。
〔問題点を解決するための手段および作用〕本発明は上
述の問題点を解消したチャネル装置を提供することにあ
り、本発明ではチャネル装置の制御を１つのマイクロプ
ロセッサで制御し、同時処理の必要がない時には１本の
マイクロプログラムがマイクロプロセッサを専有して実
行し、同時処理の必要がある時には２本のマイクロプロ
グラムをマイクロ命令単位に交互に実行する。これによ
り、コントロールストレージおよびマイクロプロセッサ
を各々１つに削減でき、さらに２つのマイクロプログラ
ムが制御するハードウェアは同じであり、マイクロプロ
グラムの作業分担の自由度が増大し、同時処理動作も可
能となる。
述の問題点を解消したチャネル装置を提供することにあ
り、本発明ではチャネル装置の制御を１つのマイクロプ
ロセッサで制御し、同時処理の必要がない時には１本の
マイクロプログラムがマイクロプロセッサを専有して実
行し、同時処理の必要がある時には２本のマイクロプロ
グラムをマイクロ命令単位に交互に実行する。これによ
り、コントロールストレージおよびマイクロプロセッサ
を各々１つに削減でき、さらに２つのマイクロプログラ
ムが制御するハードウェアは同じであり、マイクロプロ
グラムの作業分担の自由度が増大し、同時処理動作も可
能となる。
第１図は本発明に係るチャネル装置の一実施例構成図で
ある。図において従来と同様の構成要素には同一番号を
付しである。３ｏは本発明に係るチャネル装置（ＣＨＥ
）である。３０１はＭＳ［ＪとＣＨＥのインターフェイ
ス制御卸回路、３０２はｃＰＵとＣＨＥの間のインター
フェイス制御回路、３０３はマイクロセッサ制御回路、
３０４はマイクロプロセッサ、３０５はマイクロプログ
ラムを格納するコントロールストレージ、３０６はデー
タ転送制御回路、３０７はＣＨＥとＩｌｏとの間のイン
ターフェイス制御回路である。
ある。図において従来と同様の構成要素には同一番号を
付しである。３ｏは本発明に係るチャネル装置（ＣＨＥ
）である。３０１はＭＳ［ＪとＣＨＥのインターフェイ
ス制御卸回路、３０２はｃＰＵとＣＨＥの間のインター
フェイス制御回路、３０３はマイクロセッサ制御回路、
３０４はマイクロプロセッサ、３０５はマイクロプログ
ラムを格納するコントロールストレージ、３０６はデー
タ転送制御回路、３０７はＣＨＥとＩｌｏとの間のイン
ターフェイス制御回路である。
このような構成において、動作を第２図および第３図を
参照しつつ説明する。マイクロプログラムＰは制御回路
３０２を介してｃｐｕからＩ／Ｏ命令を受取り、これを
解読してスタート命令であればＣＡＷフェッチの要求を
マイクロプロセッサ制御回路３０３に送出する。制御回
路３０３はマイクロプロセッサ３０４上でマイクロプロ
グラムが１本しか動作していないときマイクロプログラ
ムＳのＣＡＷフェッチルーチンを起動する。これにより
マイクロプロセッサ３０４上では２本のマイクロプログ
ラムがマイクロ命令単位に交互に動作する。
参照しつつ説明する。マイクロプログラムＰは制御回路
３０２を介してｃｐｕからＩ／Ｏ命令を受取り、これを
解読してスタート命令であればＣＡＷフェッチの要求を
マイクロプロセッサ制御回路３０３に送出する。制御回
路３０３はマイクロプロセッサ３０４上でマイクロプロ
グラムが１本しか動作していないときマイクロプログラ
ムＳのＣＡＷフェッチルーチンを起動する。これにより
マイクロプロセッサ３０４上では２本のマイクロプログ
ラムがマイクロ命令単位に交互に動作する。
マイクロプログラムＳは制御回路３０１を介してＭＳＵ
ＩからＣＡＷをフェッチしＣＡＷのフォーマットをチェ
ックした後マイクロプログラムＰへ動作終了を通知する
。そして、マイクロプログラムＳは終結し再びマイクロ
プログラムＰがマイクロプロセッサ３０４を専有して動
作する。次にマイクロプログラムＰはＣＣＷフェッチの
要求を制御回路３０３に出し、制御回路３０３はマイク
ロプログラムＳのＣＣＷフェッチルーチンを起９Ｊｊす
る。マイクロプログラムＳは制御回路３０１を介してＭ
ＳＵｌからＣＣＷをフェッチし、必要な情報をデータ転
送制御回路３０６にセットアツプする。そしてマイクロ
プログラムＰに動作終了を通知する。マイクロプログラ
ムＰはマイクロプログラムＳのＣＣＷフェッチ動作と並
行して制御回路３０７を介してＩ／Ｏ４の起動を行なう
。マイクロプログラムＰはＩ／Ｏ４とデータ転送が開始
できる状態になると制御回路３０６にデータ転送開始を
指示する。
ＩからＣＡＷをフェッチしＣＡＷのフォーマットをチェ
ックした後マイクロプログラムＰへ動作終了を通知する
。そして、マイクロプログラムＳは終結し再びマイクロ
プログラムＰがマイクロプロセッサ３０４を専有して動
作する。次にマイクロプログラムＰはＣＣＷフェッチの
要求を制御回路３０３に出し、制御回路３０３はマイク
ロプログラムＳのＣＣＷフェッチルーチンを起９Ｊｊす
る。マイクロプログラムＳは制御回路３０１を介してＭ
ＳＵｌからＣＣＷをフェッチし、必要な情報をデータ転
送制御回路３０６にセットアツプする。そしてマイクロ
プログラムＰに動作終了を通知する。マイクロプログラ
ムＰはマイクロプログラムＳのＣＣＷフェッチ動作と並
行して制御回路３０７を介してＩ／Ｏ４の起動を行なう
。マイクロプログラムＰはＩ／Ｏ４とデータ転送が開始
できる状態になると制御回路３０６にデータ転送開始を
指示する。
データ転送制御回路３０６はＣＨＥ３０とｌ／Ｏ４の間
のデータ転送制御を行なう。ＭＳＵＩとＣＨＥ３０との
間でデータ転送する場合は制御回路３０３にデータ転送
要求を送出する。制御回路３０３はマイクロプロセッサ
３０４上でマイクロプログラムが１本しか動作していな
いとマイクロプログラムＳのデータ転送ルーチンを起動
する。これにより、マイクロプロセッサ３０４上では２
本のマイクロプログラムがマイクロ命令単位に交互に動
作する。マイクロプログラムＳは制御回路３０１を介し
てＭＳＵＩとのデータ転送を行なう。この時、データア
ト°レスおよびバイトカウントの更新をマイクロプログ
ラムＳが行なう。マイクロプログラムＳはＭＳＵＩとの
データ転送が終了すると制御回路３０６に動作終了を通
知する。そして、マイクロプログラムＳは終結し、再び
マイクロプログラムＰがマイクロプロセッサ３０４を専
有して動作する。
のデータ転送制御を行なう。ＭＳＵＩとＣＨＥ３０との
間でデータ転送する場合は制御回路３０３にデータ転送
要求を送出する。制御回路３０３はマイクロプロセッサ
３０４上でマイクロプログラムが１本しか動作していな
いとマイクロプログラムＳのデータ転送ルーチンを起動
する。これにより、マイクロプロセッサ３０４上では２
本のマイクロプログラムがマイクロ命令単位に交互に動
作する。マイクロプログラムＳは制御回路３０１を介し
てＭＳＵＩとのデータ転送を行なう。この時、データア
ト°レスおよびバイトカウントの更新をマイクロプログ
ラムＳが行なう。マイクロプログラムＳはＭＳＵＩとの
データ転送が終了すると制御回路３０６に動作終了を通
知する。そして、マイクロプログラムＳは終結し、再び
マイクロプログラムＰがマイクロプロセッサ３０４を専
有して動作する。
マイクロプログラムＰはＭＳＵＩとｌ／Ｏ４の間のデー
タ転送を行なっている間はデータ転送の終ｒあるいはＣ
ＰＵ２からの次のＩ／Ｏ命令が来るのを監視している。
タ転送を行なっている間はデータ転送の終ｒあるいはＣ
ＰＵ２からの次のＩ／Ｏ命令が来るのを監視している。
第２図は本発明に係るマイクロプログラムの動作例であ
り、マイクロプロセッサ３０４におけるマイクロ命令の
実行制御である。通常、マイクロプロセッサ３０４はｎ
−ｅ ｎ＋１−＊ ｎ＋２の様ニマイクロプログラムＰ
が専有して使用している。そこにマイクロプログラムＳ
の起動要求があるとｍ−＋ｒ１＋４→ｍ＋１−Ｉｎ＋５
のようにマイクロ命令単位に交互に２つのマイクロプロ
グラムを実行する。
り、マイクロプロセッサ３０４におけるマイクロ命令の
実行制御である。通常、マイクロプロセッサ３０４はｎ
−ｅ ｎ＋１−＊ ｎ＋２の様ニマイクロプログラムＰ
が専有して使用している。そこにマイクロプログラムＳ
の起動要求があるとｍ−＋ｒ１＋４→ｍ＋１−Ｉｎ＋５
のようにマイクロ命令単位に交互に２つのマイクロプロ
グラムを実行する。
そして、マイクロプログラムＳの実行が終結すると再び
ｎ＋７→ｎ＋３のようにマイクロプログラムＰがマイク
ロプロセッサを専有して動作する。
ｎ＋７→ｎ＋３のようにマイクロプログラムＰがマイク
ロプロセッサを専有して動作する。
図において、ブランチ系のマイクロ命令等は２〜３クロ
ツクで実行される。なお、マイクロプログラムＰがｌ／
Ｏ４又はＣＰＵ２からの応答を待つ場合、マイクロプロ
グラムＰは待ち状態となる。
ツクで実行される。なお、マイクロプログラムＰがｌ／
Ｏ４又はＣＰＵ２からの応答を待つ場合、マイクロプロ
グラムＰは待ち状態となる。
もしこの時マイクロプログラムＳが同時に実行されてい
るとマイクロプロセッサ３０４ではマイクロプログラム
Ｓのマイクロ命令のみが連続的に処理される。
るとマイクロプロセッサ３０４ではマイクロプログラム
Ｓのマイクロ命令のみが連続的に処理される。
以上説明したように本発明によれば、マイクロプロセッ
サおよびコントロールストレージの個数を削減すること
ができ、ハードウェア量の削減と実装面積の削減できる
ばかりか、２つのマイクロプログラムが制御できるハー
ドウェアが同じなためマイクロプログラム間の作業分担
が自由になる、等の効果がある。
サおよびコントロールストレージの個数を削減すること
ができ、ハードウェア量の削減と実装面積の削減できる
ばかりか、２つのマイクロプログラムが制御できるハー
ドウェアが同じなためマイクロプログラム間の作業分担
が自由になる、等の効果がある。
第１図は本発明に係るチャネル装置の一実施例構成図、
第２図は第１図装置のマイクロプログラムの動作例を示
すタイミングチャート、 第３図は第１図装置の動作例を示すタイミングチャート
、および 第４図は従来のチャネル装置の構成図である。 （符号の説明） ｌ・・・主記憶装置、 ２・・・中央処理装置、 ３（へ）３０・・・チャネル装置、 ４・・・入出力装置、 ３１（→３０１ ・・・ＭＳインターフェイス制御回路
、３２（へ）３０２・・・ＣＰＵインターフェイス制御
回路、３３（→３７（→３０５・・・コントロールスト
レージ、３４ｆＡＪ３６（へ）３０４・・・マイクロプ
ロセッサ、３５（へ）３０３・・・マイクロプロセッサ
制御回路、３８（→３０６・・・データ転送制御回路、
３９（へ）３０７・・・Ｉ／Ｏインターフェイス制御回
路。
すタイミングチャート、 第３図は第１図装置の動作例を示すタイミングチャート
、および 第４図は従来のチャネル装置の構成図である。 （符号の説明） ｌ・・・主記憶装置、 ２・・・中央処理装置、 ３（へ）３０・・・チャネル装置、 ４・・・入出力装置、 ３１（→３０１ ・・・ＭＳインターフェイス制御回路
、３２（へ）３０２・・・ＣＰＵインターフェイス制御
回路、３３（→３７（→３０５・・・コントロールスト
レージ、３４ｆＡＪ３６（へ）３０４・・・マイクロプ
ロセッサ、３５（へ）３０３・・・マイクロプロセッサ
制御回路、３８（→３０６・・・データ転送制御回路、
３９（へ）３０７・・・Ｉ／Ｏインターフェイス制御回
路。
Claims (1)
- １、中央処理装置のＩ／Ｏ命令に従って主記憶装置と入
出力装置との間のデータ転送を制御するチャネル装置に
おいて、チャネル装置の動作を制御するためのマイクロ
プログラムを実行するマイクロプロセッサと、前記マイ
クロプログラムを格納するマイクロストレージと、前記
マイクロプロセッサの動作を制御する制御回路とを備え
、Ｉ／Ｏ命令とデータ転送、Ｉ／Ｏ割込みとデータ転送
チャネル指令語の読み出しとＩ／Ｏ選択、等の同時処理
が必要なときは２本のマイクロプログラムをマイクロ命
令単位に交互に実行し、同時処理が必要でないときには
１本のマイクロプログラムが前記マイクロプロセッサを
専有して実行するようにしたことを特徴とするチャネル
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14232287A JPS63307566A (ja) | 1987-06-09 | 1987-06-09 | チャネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14232287A JPS63307566A (ja) | 1987-06-09 | 1987-06-09 | チャネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63307566A true JPS63307566A (ja) | 1988-12-15 |
| JPH0525335B2 JPH0525335B2 (ja) | 1993-04-12 |
Family
ID=15312656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14232287A Granted JPS63307566A (ja) | 1987-06-09 | 1987-06-09 | チャネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63307566A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624630A (en) * | 1979-08-06 | 1981-03-09 | Fujitsu Ltd | Plural input and output device control system |
| JPS60122450A (ja) * | 1983-12-05 | 1985-06-29 | Hitachi Ltd | マイクロ・プロセッサ |
-
1987
- 1987-06-09 JP JP14232287A patent/JPS63307566A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624630A (en) * | 1979-08-06 | 1981-03-09 | Fujitsu Ltd | Plural input and output device control system |
| JPS60122450A (ja) * | 1983-12-05 | 1985-06-29 | Hitachi Ltd | マイクロ・プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0525335B2 (ja) | 1993-04-12 |
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