JPS5850367B2 - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS5850367B2 JPS5850367B2 JP53099414A JP9941478A JPS5850367B2 JP S5850367 B2 JPS5850367 B2 JP S5850367B2 JP 53099414 A JP53099414 A JP 53099414A JP 9941478 A JP9941478 A JP 9941478A JP S5850367 B2 JPS5850367 B2 JP S5850367B2
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- JP
- Japan
- Prior art keywords
- input
- microprogram
- output
- control
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Description
【発明の詳細な説明】
本発明は、一定の周期で情報の入出力転送を行なう入出
力制御装置に関するものである。
力制御装置に関するものである。
磁気ドラム装置や磁気バブル装置の如く、記憶領域の回
転に同期してデータの送受を必要とする入出力装置と主
記憶装置との間に接続されて、データの送受を制御する
制御装置に於いては、時間規定の点で大きく分けると２
種類の転送制御機能が必要である。
転に同期してデータの送受を必要とする入出力装置と主
記憶装置との間に接続されて、データの送受を制御する
制御装置に於いては、時間規定の点で大きく分けると２
種類の転送制御機能が必要である。
即ち、（１） 入出力装置と制御装置との間のデータ
転送制御：データ転送は周期的に行ない、且つ単位デー
タ転送に必要な処理は、１周期内に行なわれる必要があ
る。
転送制御：データ転送は周期的に行ない、且つ単位デー
タ転送に必要な処理は、１周期内に行なわれる必要があ
る。
（２）主記憶装置と制御装置との間のデータ転送制御：
応答確認方式の非同期的なデータ転送であるから多少の
待時間は許容できる。
応答確認方式の非同期的なデータ転送であるから多少の
待時間は許容できる。
従来のデータ転送制御に於いては、前述の機能は布線論
理で実現されていたので、例えば第１図に示すように、
入出力制御装置ＣＵには並列制御用に２種類の専用の制
御回路ＭＣＴＬ、ＦＣＴＬを必要とすることになり、金
物量が犬となると共に回路構成が複雑になる欠点があっ
た。
理で実現されていたので、例えば第１図に示すように、
入出力制御装置ＣＵには並列制御用に２種類の専用の制
御回路ＭＣＴＬ、ＦＣＴＬを必要とすることになり、金
物量が犬となると共に回路構成が複雑になる欠点があっ
た。
なおＭＭは主記憶装置、ＩＯは磁気バブル装置等の入出
力装置であり、入出力装置ＩＯと入出力制御装置ＣＵと
の間のデータ転送は、制御回路ＦＣＴＬの制御により入
出力データバッファＩＯＢを用いて行ない、主記憶装置
ＭＭと入出力制御装置ＣＵとの間のデータ転送は、制御
回路ＭＣＴＬの制御によりデータバッファＤＢＲを用い
て行なうものであった。
力装置であり、入出力装置ＩＯと入出力制御装置ＣＵと
の間のデータ転送は、制御回路ＦＣＴＬの制御により入
出力データバッファＩＯＢを用いて行ない、主記憶装置
ＭＭと入出力制御装置ＣＵとの間のデータ転送は、制御
回路ＭＣＴＬの制御によりデータバッファＤＢＲを用い
て行なうものであった。
又ＡＬＵはアドレス演算、転送残語数の更新等を行なう
演算回路である。
演算回路である。
本発明は、周期的割込みにより処理ルーチンを切換え、
マイクロプログラムの時分割多重処理を可能として経済
的な構成とすることを目的とするものである。
マイクロプログラムの時分割多重処理を可能として経済
的な構成とすることを目的とするものである。
以下実施例について詳細に説明する。第２図は本発明の
実施例のブロック線図であり、第１図と同一符号は同一
部分を示し、ＭＡＲはメモリアドレスレジスタ、μＣＴ
Ｌはマイクロプログラム制御回路、ＴＩＭは制御タイミ
ング作成回路、２１，２２は入出力制御装置ＣＵと主記
憶装置ＭＭとの間のデータ転送を応答確認する為の制御
線、２３は入出力制御装置ＣＵと入出力装置ＩＯとの間
のデータ転送時の起動、終結を指示する制御線である。
実施例のブロック線図であり、第１図と同一符号は同一
部分を示し、ＭＡＲはメモリアドレスレジスタ、μＣＴ
Ｌはマイクロプログラム制御回路、ＴＩＭは制御タイミ
ング作成回路、２１，２２は入出力制御装置ＣＵと主記
憶装置ＭＭとの間のデータ転送を応答確認する為の制御
線、２３は入出力制御装置ＣＵと入出力装置ＩＯとの間
のデータ転送時の起動、終結を指示する制御線である。
又第３図は本発明の実施例の動作説明用タイムチャート
を示し、３０１は周期的な割込タイミング、３０２は非
優先処理マイクロプログラムのシーケンス、３０３は優
先処理マイクロプログラムのシーケンスを示すものであ
る。
を示し、３０１は周期的な割込タイミング、３０２は非
優先処理マイクロプログラムのシーケンス、３０３は優
先処理マイクロプログラムのシーケンスを示すものであ
る。
マイクロプログラム制御回路μＣＴＬは制御タイミング
作成回路ＴＩＭから一定周期毎にタイミング３０１の時
点で割込みを受け、この割込みを受付けるとシーケンス
３０２で実行していたマイクロプログラムを一時中断し
、その時点のプログラムアドレスを図示を省略している
スタックに退避し、シーケンス３０３のプログラムを実
行する為前周期のシーケンス３０３の最後のアドレスを
退避していたスタックより取出して先頭番地とし、その
プログラムを実行する。
作成回路ＴＩＭから一定周期毎にタイミング３０１の時
点で割込みを受け、この割込みを受付けるとシーケンス
３０２で実行していたマイクロプログラムを一時中断し
、その時点のプログラムアドレスを図示を省略している
スタックに退避し、シーケンス３０３のプログラムを実
行する為前周期のシーケンス３０３の最後のアドレスを
退避していたスタックより取出して先頭番地とし、その
プログラムを実行する。
このシーケンス３０３は優先処理ルーチンで、入出力装
置■０と入出力制御装置ＣＵとの間のデータ転送制御を
実行するマイクロプログラムシーケンスであって、この
シーケンスに基いて周期的に規定時間内で処理しなけれ
ばならない入出力データバッファＩＯＢと入出力装置Ｉ
Ｏとの間のデータ送受、制御線２３を介して転送制御指
令を送出する等の一連めシーケンスとして実行する。
置■０と入出力制御装置ＣＵとの間のデータ転送制御を
実行するマイクロプログラムシーケンスであって、この
シーケンスに基いて周期的に規定時間内で処理しなけれ
ばならない入出力データバッファＩＯＢと入出力装置Ｉ
Ｏとの間のデータ送受、制御線２３を介して転送制御指
令を送出する等の一連めシーケンスとして実行する。
入出力制御装置ＣＵと入出力装置ＩＯとの間のデータの
送受が終了すると、次に主記憶装置ＭＭと入出力制御装
置ＣＵとの間のデータ送受制御用のマイクロプログラム
を実行する為、主記憶装置ＭＭと入出力制御装置ＣＵと
の間のデータ送受制御用のマイクロプログラムの最後の
アドレスをスタックに退避し、前周期のタイミング３０
１でスタックに退避したシーケンス３０２のアドレスを
取出す。
送受が終了すると、次に主記憶装置ＭＭと入出力制御装
置ＣＵとの間のデータ送受制御用のマイクロプログラム
を実行する為、主記憶装置ＭＭと入出力制御装置ＣＵと
の間のデータ送受制御用のマイクロプログラムの最後の
アドレスをスタックに退避し、前周期のタイミング３０
１でスタックに退避したシーケンス３０２のアドレスを
取出す。
シーケンス３０２は、非優先ルーチンで演算回路ＡＬＵ
を使用してメモリアドレスの更新、転送残溜数の更新、
主記憶装置ＭＭとデータバッファＤＢＲとの間のデータ
送受、メモリアドレスレジスタＭＡＲに予め格納してお
いたメモリアドレスを主記憶装置ＭＭへ送出、制御線２
１ 、２２を介した転送可否の応答確認等を制御するマ
イクロプログラムが実行される。
を使用してメモリアドレスの更新、転送残溜数の更新、
主記憶装置ＭＭとデータバッファＤＢＲとの間のデータ
送受、メモリアドレスレジスタＭＡＲに予め格納してお
いたメモリアドレスを主記憶装置ＭＭへ送出、制御線２
１ 、２２を介した転送可否の応答確認等を制御するマ
イクロプログラムが実行される。
前述のデータ転送制御以外に、入出力装置ＩＯの起動、
転送前処理（磁気バブルの場合は、回転動作（回転磁界
）の起動、アクセス位置のサーチ等）、転送後処理（磁
気バブルの場合は回動動作（回転磁界）の停止、所定位
置へのデータの再書込み等）の動作も、一定周期のタイ
ミング３０１の整数倍の間隔に正規化できることが多い
ので、その場合は、タイミング３０１毎にマイクロプロ
グラム制御回路μＣＴＬの制御により演算回路ＡＬＵに
含まれているカウンタを更新し、そのカウンタのカウン
ト内容が所定の値になると先の動作を起動する。
転送前処理（磁気バブルの場合は、回転動作（回転磁界
）の起動、アクセス位置のサーチ等）、転送後処理（磁
気バブルの場合は回動動作（回転磁界）の停止、所定位
置へのデータの再書込み等）の動作も、一定周期のタイ
ミング３０１の整数倍の間隔に正規化できることが多い
ので、その場合は、タイミング３０１毎にマイクロプロ
グラム制御回路μＣＴＬの制御により演算回路ＡＬＵに
含まれているカウンタを更新し、そのカウンタのカウン
ト内容が所定の値になると先の動作を起動する。
即ちデータ転送周期に比較して長い時間間隔を必要とす
る処理を、マイクロプログラム制御のカウンタで管理す
ることができる。
る処理を、マイクロプログラム制御のカウンタで管理す
ることができる。
従って、計数回路とマツチ回路とを設け、所定の時間間
隔で割込みをかけて制御回路を動作させる従来に比較し
て構成を簡単化することができる。
隔で割込みをかけて制御回路を動作させる従来に比較し
て構成を簡単化することができる。
又入出力動作の起動シーケンス、終結・報告シーケンス
に必要なチャネル制御語等のフェッチ、チャネル状態語
のメモリへのストア等はシーケンス３０２で実行する。
に必要なチャネル制御語等のフェッチ、チャネル状態語
のメモリへのストア等はシーケンス３０２で実行する。
以上説明したように、本発明によれば、時間規定の厳し
い周期的入出力動作と、非同期的入出力動作とを共通の
マイクロプログラム制御回路で時分割的に制御すること
ができるもので、制御系が一本化され、それぞれの制御
回路を必要とした従来例に比較して回路構成が簡単とな
り、装置の経済化を図ることができる。
い周期的入出力動作と、非同期的入出力動作とを共通の
マイクロプログラム制御回路で時分割的に制御すること
ができるもので、制御系が一本化され、それぞれの制御
回路を必要とした従来例に比較して回路構成が簡単とな
り、装置の経済化を図ることができる。
従って、磁気ドラム装置や磁気バブル装置のような周期
的入出力動作を行なう入出力装置を制御する入出力制御
装置及びタイプライタ装置等の長周期且つ所定周期の整
数倍で正規化し得る制御時間間隔の入出力動作を行なう
入出力装置を制御する入出力制御装置に適用して、経済
化を図ることができるものである。
的入出力動作を行なう入出力装置を制御する入出力制御
装置及びタイプライタ装置等の長周期且つ所定周期の整
数倍で正規化し得る制御時間間隔の入出力動作を行なう
入出力装置を制御する入出力制御装置に適用して、経済
化を図ることができるものである。
第１図は従来の入出力制御装置を含むデータ転送制御の
説明用ブロック線図、第２図は本発明の実施例のブロッ
ク線図、第３図は本発明の実施例の動作説明用タイムチ
ャートである。 ＩＯは入出力装置、ＣＵは入出力制御装置、ＭＭは主記
憶装置、ＩＯＢは入出力データバッファ、ＤＢＲはデー
タバッファ、ＡＬＵは演算回路、ＭＡＲはメモリアドレ
スレジスタ、μＣＴＬはマイクロプログラム制御回路、
ＴＩＭは制御タイミング作成回路、である。
説明用ブロック線図、第２図は本発明の実施例のブロッ
ク線図、第３図は本発明の実施例の動作説明用タイムチ
ャートである。 ＩＯは入出力装置、ＣＵは入出力制御装置、ＭＭは主記
憶装置、ＩＯＢは入出力データバッファ、ＤＢＲはデー
タバッファ、ＡＬＵは演算回路、ＭＡＲはメモリアドレ
スレジスタ、μＣＴＬはマイクロプログラム制御回路、
ＴＩＭは制御タイミング作成回路、である。
Claims (1)
- １ 一定の周期毎に情報の入出力転送を行なう入出力装
置を制御する入出力制御装置に於いて、定周期毎に割込
みを受け、該割込みを受付けてそれまで実行していた第
１のマイクロプログラムのアドレスを退避させると共に
、前回の周期で起動された第２のマイクロプログラムの
最後の命令によって指定されたアドレスから第２のマイ
クロプログラムの実行を再開し、該周期内で処理すべき
第２のマイクロプログラムの命令群の実行完了後、次の
周期で実行すべき第２のマイクロプログラムの開始アド
レスを退避し、前記第１のマイクロプログラムの退避ア
ドレスを回復して該アドレスより第１のマイクロプログ
ラムを実行するマイクロプログラム制御回路を具備した
ことを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53099414A JPS5850367B2 (ja) | 1978-08-15 | 1978-08-15 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53099414A JPS5850367B2 (ja) | 1978-08-15 | 1978-08-15 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5528125A JPS5528125A (en) | 1980-02-28 |
| JPS5850367B2 true JPS5850367B2 (ja) | 1983-11-10 |
Family
ID=14246809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53099414A Expired JPS5850367B2 (ja) | 1978-08-15 | 1978-08-15 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850367B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181764U (ja) * | 1987-05-14 | 1988-11-24 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117387A (en) * | 1988-08-18 | 1992-05-26 | Delco Electronics Corporation | Microprogrammed timer processor |
| JPH0644236B2 (ja) * | 1989-03-08 | 1994-06-08 | 富士ゼロックス株式会社 | 記録装置のモニタ制御装置 |
-
1978
- 1978-08-15 JP JP53099414A patent/JPS5850367B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181764U (ja) * | 1987-05-14 | 1988-11-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5528125A (en) | 1980-02-28 |
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