JPS6330784B2 - - Google Patents
Info
- Publication number
- JPS6330784B2 JPS6330784B2 JP54022289A JP2228979A JPS6330784B2 JP S6330784 B2 JPS6330784 B2 JP S6330784B2 JP 54022289 A JP54022289 A JP 54022289A JP 2228979 A JP2228979 A JP 2228979A JP S6330784 B2 JPS6330784 B2 JP S6330784B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- vertical
- grid
- layer
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Mathematical Physics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、大規模集積回路においてセル即ち各
種論理ゲートなどの回路単位を簡単に90゜回転さ
せて配置することができる90゜回転可能セルに関
する。
種論理ゲートなどの回路単位を簡単に90゜回転さ
せて配置することができる90゜回転可能セルに関
する。
周知のように集積回路（IC）は益々大規模化
しつゝあり、これに伴なつてICの単位はトラン
ジスタではなくナンドゲート、フリツプフロツプ
なでの回路単位（これをセルという）とし、配線
もグリツド方式で行なつて、設計時に取扱う情報
量の減少、処理の高速化が図られている。このグ
リツド方式というのはレイアウト空間を、IC製
作に際して配線材量層をパターニングすることが
できる最小寸法よりも大きな寸法例えば配線ピツ
チを間隔とする（実際にはその縮尺倍としたもの
を間隔とする）縦、横線で格子状に区切り、その
縦、横線上に配線パターンを画こうとするもので
ある。配線ピツチは、１層目か２層目かという配
線層位置、およびアルミニウム、ポリシリコン、
拡散層などの配線材量によつて異なり、例えばア
ルミニウムでの第１層配線は許容最小線間隔が
10μｍ、ポリシリコンでのそれも10μｍ、２層目
のアルミニウム配線のそれは15μｍというような
値をとる。そこで従来のグリツドは例えば横線間
隔を10μｍ、縦線間隔を15μｍとした矩形網目と
している。このグリツドを用いると単に横線上に
配線を示す線を引くだけで誤りなくつまり確実に
許容最小線間隔を保持させて第１層配線パターン
を画くことができ、また縦線上に配線を示す線を
引くだけで誤りなく第２層配線パターンを画くこ
とができ、このグリツドを基にしてマスクを作つ
て集積回路の配線をフオトプロセス等により製作
することができる。
しつゝあり、これに伴なつてICの単位はトラン
ジスタではなくナンドゲート、フリツプフロツプ
なでの回路単位（これをセルという）とし、配線
もグリツド方式で行なつて、設計時に取扱う情報
量の減少、処理の高速化が図られている。このグ
リツド方式というのはレイアウト空間を、IC製
作に際して配線材量層をパターニングすることが
できる最小寸法よりも大きな寸法例えば配線ピツ
チを間隔とする（実際にはその縮尺倍としたもの
を間隔とする）縦、横線で格子状に区切り、その
縦、横線上に配線パターンを画こうとするもので
ある。配線ピツチは、１層目か２層目かという配
線層位置、およびアルミニウム、ポリシリコン、
拡散層などの配線材量によつて異なり、例えばア
ルミニウムでの第１層配線は許容最小線間隔が
10μｍ、ポリシリコンでのそれも10μｍ、２層目
のアルミニウム配線のそれは15μｍというような
値をとる。そこで従来のグリツドは例えば横線間
隔を10μｍ、縦線間隔を15μｍとした矩形網目と
している。このグリツドを用いると単に横線上に
配線を示す線を引くだけで誤りなくつまり確実に
許容最小線間隔を保持させて第１層配線パターン
を画くことができ、また縦線上に配線を示す線を
引くだけで誤りなく第２層配線パターンを画くこ
とができ、このグリツドを基にしてマスクを作つ
て集積回路の配線をフオトプロセス等により製作
することができる。
しかしながらこの従来のグリツド方式では例え
ば横線は第１層用、縦線は第２層用というように
区別されてしまう（本方式ではこのようにして各
層の許容最小線間隔の確保を簡単に行なうように
している）から第１図に示すようにセル１とセル
２があり、これらの間を通つて配線するため配線
３，４，５は部分ａ，ｂで折曲しなければならな
い様な場合には、部分ａで１層目配線から２層目
配線に変え、部分ｂで再び１層目配線へ戻し、こ
の切換え部はスルーホールで連結するということ
になる。これは極めて煩雑であり、必要面積も大
であり、歩留りも低下する。尤も、従来のグリツ
ド方式でも同じ層に配線３，４，５の如きＸ，Ｙ
方向に折曲する配線を形成することは可能である
が、その場合は集積度の低下が避けられない。即
ち配線３，４，５を第１層に形成するとすると、
その縦線部分は第２層目の許容最小線間隔となつ
ていて第１層目のそれにより大であるから線間隔
が必要以上に広く、またこの３，４，５を第２層
に形成するとすると、横線部分はグリツドの隣接
する横線上に画くと線間隔が不足するから横線１
本置きに画く必要があり、しかしこれは本例では
10μｍ×２となつて必要な15μｍ間隔より大とな
つてしまう。
ば横線は第１層用、縦線は第２層用というように
区別されてしまう（本方式ではこのようにして各
層の許容最小線間隔の確保を簡単に行なうように
している）から第１図に示すようにセル１とセル
２があり、これらの間を通つて配線するため配線
３，４，５は部分ａ，ｂで折曲しなければならな
い様な場合には、部分ａで１層目配線から２層目
配線に変え、部分ｂで再び１層目配線へ戻し、こ
の切換え部はスルーホールで連結するということ
になる。これは極めて煩雑であり、必要面積も大
であり、歩留りも低下する。尤も、従来のグリツ
ド方式でも同じ層に配線３，４，５の如きＸ，Ｙ
方向に折曲する配線を形成することは可能である
が、その場合は集積度の低下が避けられない。即
ち配線３，４，５を第１層に形成するとすると、
その縦線部分は第２層目の許容最小線間隔となつ
ていて第１層目のそれにより大であるから線間隔
が必要以上に広く、またこの３，４，５を第２層
に形成するとすると、横線部分はグリツドの隣接
する横線上に画くと線間隔が不足するから横線１
本置きに画く必要があり、しかしこれは本例では
10μｍ×２となつて必要な15μｍ間隔より大とな
つてしまう。
グリツドを用いる以前は作業者が配線パターン
を画くのに縦線、横線間隔が等しい正方形網目の
通常の方眼紙を用いており、この方眼紙の縦、横
線上又はそれらの線の間に配線を示す線を画き、
それは例えば1/1000に縮尺（網目が１mm間隔とす
るとこれでパターニング可能最小寸法にほゞ相当
する1μｍまたは0.5μｍ単位となる）してマスクを
作つていた。この方眼紙方式の場合は第１図のよ
うな問題はないが、その代り画かれた配線パター
ンの相互間隔が許容最小配線間隔以上かをチエツ
クする必要があり、このチエツク作業は集積回路
が大規模化すればする程甚だ厄介なものとなる。
を画くのに縦線、横線間隔が等しい正方形網目の
通常の方眼紙を用いており、この方眼紙の縦、横
線上又はそれらの線の間に配線を示す線を画き、
それは例えば1/1000に縮尺（網目が１mm間隔とす
るとこれでパターニング可能最小寸法にほゞ相当
する1μｍまたは0.5μｍ単位となる）してマスクを
作つていた。この方眼紙方式の場合は第１図のよ
うな問題はないが、その代り画かれた配線パター
ンの相互間隔が許容最小配線間隔以上かをチエツ
クする必要があり、このチエツク作業は集積回路
が大規模化すればする程甚だ厄介なものとなる。
そこで本発明者はレイアウト空間を製造工程で
パターニングすることができる最小寸法に対応す
る長さより大きな間隔をもつ縦、横線群で格子状
に区切り、その縦、横線上に配線パターンを画
き、該パターンに基づいて集積回路の配線を製作
するグリツド方式の配線法において、グリツドの
前記縦線および横線の間隔を、重なる複数の配線
層の各配線ピツチの最大公約数であつて該配線ピ
ツチよりは小さい寸法に選び、これらの共に等し
い間隔の縦、横線上に同一層に置かれるまたは異
なる層に分けて置かれる縦、横配線のパターンを
画くことを特徴とする配線方法を案出し、別途提
案した。この配線方法によれば、例えば第１層配
線の許容最小間隔10μｍ、第２層配線の許容最小
間隔が15μｍとすると、これらの最大公約数であ
る5μｍをグリツドの縦、横線間隔とする。かゝ
るグリツドを第２図に示す。このグリツド方式で
は第１層の配線は１本置きの縦、横線上に画き、
第２層の配線は２本置きの縦、横線上に画くこと
で簡単に許容最小線間隔を確保した第１、第２層
配線を画くことができる。そして配線３，４，５
のように部分ａ，ｂで直角に折曲する配線を画く
場合も、単に１本置きの縦、横線上に図示の如く
線を引く（実際には配線に幅があるからその幅を
持つ線を引かなくてはならないが図面では簡単化
のため幅は省略してある）だけで第１層配線パタ
ーンを画くことができ、部分ａ，ｂは２層目配線
とする必要はなくなる。勿論この配線３，４，５
を第２層に形成してもよく、その場合はその縦、
横線部分ともグリツドの縦、横線上に２本置き
に、配線パターンを画けばよい。セル１，２間に
は他の配線があり、配線３，４，５部分ａ，ｂ間
で該他の配線に交叉するような場合は配線３〜５
の部分ａ，ｂ間を第２層に形成するとよい（セル
１，２間の上記他の配線および配線３〜５の横方
向部分は第１層にあるとして）が、この場合は点
線で示すように配線３〜５の部分ａ，ｂ間を縦線
２本置きに画けばよい。
パターニングすることができる最小寸法に対応す
る長さより大きな間隔をもつ縦、横線群で格子状
に区切り、その縦、横線上に配線パターンを画
き、該パターンに基づいて集積回路の配線を製作
するグリツド方式の配線法において、グリツドの
前記縦線および横線の間隔を、重なる複数の配線
層の各配線ピツチの最大公約数であつて該配線ピ
ツチよりは小さい寸法に選び、これらの共に等し
い間隔の縦、横線上に同一層に置かれるまたは異
なる層に分けて置かれる縦、横配線のパターンを
画くことを特徴とする配線方法を案出し、別途提
案した。この配線方法によれば、例えば第１層配
線の許容最小間隔10μｍ、第２層配線の許容最小
間隔が15μｍとすると、これらの最大公約数であ
る5μｍをグリツドの縦、横線間隔とする。かゝ
るグリツドを第２図に示す。このグリツド方式で
は第１層の配線は１本置きの縦、横線上に画き、
第２層の配線は２本置きの縦、横線上に画くこと
で簡単に許容最小線間隔を確保した第１、第２層
配線を画くことができる。そして配線３，４，５
のように部分ａ，ｂで直角に折曲する配線を画く
場合も、単に１本置きの縦、横線上に図示の如く
線を引く（実際には配線に幅があるからその幅を
持つ線を引かなくてはならないが図面では簡単化
のため幅は省略してある）だけで第１層配線パタ
ーンを画くことができ、部分ａ，ｂは２層目配線
とする必要はなくなる。勿論この配線３，４，５
を第２層に形成してもよく、その場合はその縦、
横線部分ともグリツドの縦、横線上に２本置き
に、配線パターンを画けばよい。セル１，２間に
は他の配線があり、配線３，４，５部分ａ，ｂ間
で該他の配線に交叉するような場合は配線３〜５
の部分ａ，ｂ間を第２層に形成するとよい（セル
１，２間の上記他の配線および配線３〜５の横方
向部分は第１層にあるとして）が、この場合は点
線で示すように配線３〜５の部分ａ，ｂ間を縦線
２本置きに画けばよい。
このように別途提案のグリツド方式では第１層
配線は第２図の例では縦、横線１本置き、第２層
配線は縦、横線２本置きというルールを守つて配
線パターンを画くだけで、各層の配線が許容最小
間隔を保持しており、かつ必要以上に線間隔を大
にせず、従つて集積度の向上が可能な配線パター
ンを画くことができる。そして配線パターンを画
いたら製造工程に移す前に、画いた配線パターン
に誤りがないか、配線間隔は最小許容間隔以上か
をチエツクしなければならないが、このチエツク
は本方式では配線がグリツドの１本置き又は２本
置きに画かれているか否かということを調べるだ
けでよく、従来の方眼紙方式にように各配線間隔
が10μｍ又は１５μｍという間隔を保持している
か否かのチエツクは不要である。これは実際問題
として大きな相違をもたらすものである。
配線は第２図の例では縦、横線１本置き、第２層
配線は縦、横線２本置きというルールを守つて配
線パターンを画くだけで、各層の配線が許容最小
間隔を保持しており、かつ必要以上に線間隔を大
にせず、従つて集積度の向上が可能な配線パター
ンを画くことができる。そして配線パターンを画
いたら製造工程に移す前に、画いた配線パターン
に誤りがないか、配線間隔は最小許容間隔以上か
をチエツクしなければならないが、このチエツク
は本方式では配線がグリツドの１本置き又は２本
置きに画かれているか否かということを調べるだ
けでよく、従来の方眼紙方式にように各配線間隔
が10μｍ又は１５μｍという間隔を保持している
か否かのチエツクは不要である。これは実際問題
として大きな相違をもたらすものである。
こうして別途提案のグリツド方式は従来のグリ
ツド方式および方眼紙方式の欠点を除いて長所を
取入れたものであつて、配線間隔を許容最小値に
することができ、しかも同一層でのＸ，Ｙ方向折
曲が可能であり、配線間隔のチエツクが簡単にす
むものであるが、本発明はかゝるグリツド方式で
製作される集積回路に適するセル形状を提案する
ものである。即ち集積回路では第３図のセル群１
１のように他のセル群１２，１３………とは90゜
回転させて配置した方が結線上またはスペース利
用上等の点で好都合なことがある。正方形格子を
用いる別途提案のグリツド方式ではセルの縦横寸
法を格子間隔の整数倍に選んでおき、端子はグリ
ツドに整列した配線可能位置に設けておくとこの
90゜回転は自由であり、回転させてもセル端子を
配線に整列させることができる。
ツド方式および方眼紙方式の欠点を除いて長所を
取入れたものであつて、配線間隔を許容最小値に
することができ、しかも同一層でのＸ，Ｙ方向折
曲が可能であり、配線間隔のチエツクが簡単にす
むものであるが、本発明はかゝるグリツド方式で
製作される集積回路に適するセル形状を提案する
ものである。即ち集積回路では第３図のセル群１
１のように他のセル群１２，１３………とは90゜
回転させて配置した方が結線上またはスペース利
用上等の点で好都合なことがある。正方形格子を
用いる別途提案のグリツド方式ではセルの縦横寸
法を格子間隔の整数倍に選んでおき、端子はグリ
ツドに整列した配線可能位置に設けておくとこの
90゜回転は自由であり、回転させてもセル端子を
配線に整列させることができる。
第４図は本発明の実施例を示す。この図で１０
は第２図に示したグリツドであつて集積回路の第
１層、第２層………各配線層の配線ピツチの最大
公約数、前記の例では第１層の配線ピツチが10μ
ｍ、第２層のそれが15μｍに対して5μｍを間隔と
する。２０は前記の１，２と同様なセルであつ
て、その縦、横寸法は正方形網目のグリツド１０
の間隔5μｍの整数倍に選ぶ。本例ではこのセル
２０は縦が５×18μｍ、横が５×9μｍに選ばれ
る。このセル２０は２入力のCMOSノアゲート
であつて、その等価回路は第５図に示される。こ
の第４図と第５図の各FET Q1〜Q4のソース、ド
レインの対応関係を符号Q1s，Q1d………で示す。
I1，I2は入力端、OUTは出力端、VDD，VSSは電
源、A1，A2はポリシリコンパターン、A3〜A5は
アルミニウム配線パターン、斜線を付した矩形は
コンタクト窓である。この図に示すようにセル２
０の各端子I1，I2、OUT、VDD，VSSが設けられる
位置はグリツドにかつ配線可能位置（上記の例で
言えば第１層なら10μｍ間隔、第２層なら15μｍ
間隔を少なくとも保つ位置）である。このように
しておくとセル２０を90゜回転させてもセル側縁
はグリツドの縦、横線に整列し、また各端子は配
線と整列することができるから、90゜回転を何ら
支障なく、簡単に行なうことができる。
は第２図に示したグリツドであつて集積回路の第
１層、第２層………各配線層の配線ピツチの最大
公約数、前記の例では第１層の配線ピツチが10μ
ｍ、第２層のそれが15μｍに対して5μｍを間隔と
する。２０は前記の１，２と同様なセルであつ
て、その縦、横寸法は正方形網目のグリツド１０
の間隔5μｍの整数倍に選ぶ。本例ではこのセル
２０は縦が５×18μｍ、横が５×9μｍに選ばれ
る。このセル２０は２入力のCMOSノアゲート
であつて、その等価回路は第５図に示される。こ
の第４図と第５図の各FET Q1〜Q4のソース、ド
レインの対応関係を符号Q1s，Q1d………で示す。
I1，I2は入力端、OUTは出力端、VDD，VSSは電
源、A1，A2はポリシリコンパターン、A3〜A5は
アルミニウム配線パターン、斜線を付した矩形は
コンタクト窓である。この図に示すようにセル２
０の各端子I1，I2、OUT、VDD，VSSが設けられる
位置はグリツドにかつ配線可能位置（上記の例で
言えば第１層なら10μｍ間隔、第２層なら15μｍ
間隔を少なくとも保つ位置）である。このように
しておくとセル２０を90゜回転させてもセル側縁
はグリツドの縦、横線に整列し、また各端子は配
線と整列することができるから、90゜回転を何ら
支障なく、簡単に行なうことができる。
第６図は90゜回転させて配置したセルの例を示
し、２１，２２は縦、横に配置したセル、１０
ａ，１０ｂはグリツドの縦線間隔および横線間隔
を示す。本例ではセル２１，２２は同じ寸法で共
に長辺はグリツド間隔の18倍、短辺はグリツド間
隔の９倍の長さを持つ、２１ａ，２１ｂ，……
…，２２ａ，２２ｂ………は端子で、いずれも許
容最小配線間隔以上離してかつグリツドの縦、横
線に整列させて配列されている。従つてこれらは
縦型、横型のものも、グリツド方式で製作される
配線２３ａ，２３ｂ………に容易、確実に適合す
る。なお、２４ａ，２４ｂ………はコンタクト窓
である。またコンタクト窓２４ｄで連結される配
線２３ｄは本例では図面左側部分が第２層、右側
部分が第１層に設けられるとしている。
し、２１，２２は縦、横に配置したセル、１０
ａ，１０ｂはグリツドの縦線間隔および横線間隔
を示す。本例ではセル２１，２２は同じ寸法で共
に長辺はグリツド間隔の18倍、短辺はグリツド間
隔の９倍の長さを持つ、２１ａ，２１ｂ，……
…，２２ａ，２２ｂ………は端子で、いずれも許
容最小配線間隔以上離してかつグリツドの縦、横
線に整列させて配列されている。従つてこれらは
縦型、横型のものも、グリツド方式で製作される
配線２３ａ，２３ｂ………に容易、確実に適合す
る。なお、２４ａ，２４ｂ………はコンタクト窓
である。またコンタクト窓２４ｄで連結される配
線２３ｄは本例では図面左側部分が第２層、右側
部分が第１層に設けられるとしている。
以上詳細に説明したように本発明によれば、セ
ル配置状態を90゜回転させることが何ら支障なく
容易に行なえ、グリツド方式を採用して製作され
る大規模集積回路に適用して甚だ有効である。
ル配置状態を90゜回転させることが何ら支障なく
容易に行なえ、グリツド方式を採用して製作され
る大規模集積回路に適用して甚だ有効である。
第１図は従来のグリツド方式の説明図、第２図
は既提案のグリツド方式の説明図、第３図はセル
の配置状態の説明図、第４図は本発明のセルの一
例を示す概略平面図、第５図は第４図の等価回路
図、第６図は第４図のセル２つを90゜異ならせて
配置した状態を示す説明図である。 図面で１０はグリツド、２０〜２２はセル、２
１ａ，２１ｂ……２２ａ，２２ｂ……は端子、２
３ａ，２３ｂ……は配線である。
は既提案のグリツド方式の説明図、第３図はセル
の配置状態の説明図、第４図は本発明のセルの一
例を示す概略平面図、第５図は第４図の等価回路
図、第６図は第４図のセル２つを90゜異ならせて
配置した状態を示す説明図である。 図面で１０はグリツド、２０〜２２はセル、２
１ａ，２１ｂ……２２ａ，２２ｂ……は端子、２
３ａ，２３ｂ……は配線である。
Claims (1)
- １ レイアウト空間を、集積回路の各配線層の配
線ピツチの最大公約数であつて該配線ピツチより
は小さな間隔を持つ縦線群および横線群で正方形
網目の格子状に区切り、且つ前記間隔は製造工程
でパターニング可能な最小寸法に対応する長さよ
り大きくし、前記正方形網目の縦、横線上に同一
層に置かれる又は異なる層に分けて置かれる縦、
横配線のパターンを画き、該パターンに基づいて
集積回路の配線を製作するグリツド方式を用いて
作られる集積回路のセルにおいて、該セルの縦、
横寸法を前記間隔の整数倍とし、該セルの端子を
前記縦、横線上の配線許容位置に整列させて設け
たことを特徴とする90゜回転可能なセル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228979A JPS55115353A (en) | 1979-02-27 | 1979-02-27 | Cell rotatable by 90 |
| DE8080900436T DE3071715D1 (en) | 1979-02-27 | 1980-02-22 | Semiconductor integrated circuit and wiring method therefor |
| PCT/JP1980/000025 WO1980001859A1 (fr) | 1979-02-27 | 1980-02-22 | Circuit integre semi-conducteur et methode pour son cablage |
| US06/198,131 US4412240A (en) | 1979-02-27 | 1980-02-22 | Semiconductor integrated circuit and wiring method |
| EP80900436A EP0026233B1 (en) | 1979-02-27 | 1980-09-10 | Semiconductor integrated circuit and wiring method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228979A JPS55115353A (en) | 1979-02-27 | 1979-02-27 | Cell rotatable by 90 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115353A JPS55115353A (en) | 1980-09-05 |
| JPS6330784B2 true JPS6330784B2 (ja) | 1988-06-21 |
Family
ID=12078579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228979A Granted JPS55115353A (en) | 1979-02-27 | 1979-02-27 | Cell rotatable by 90 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4412240A (ja) |
| EP (1) | EP0026233B1 (ja) |
| JP (1) | JPS55115353A (ja) |
| DE (1) | DE3071715D1 (ja) |
| WO (1) | WO1980001859A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077825B2 (ja) * | 1981-08-13 | 1995-01-30 | 富士通株式会社 | ゲートアレイの製造方法 |
| JPS607147A (ja) * | 1983-06-24 | 1985-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| US4686629A (en) * | 1984-05-10 | 1987-08-11 | Rca Corporation | Logic cell placement method in computer-aided-customization of universal arrays and resulting integrated circuit |
| JPS6110269A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 半導体集積回路 |
| JPH0642537B2 (ja) * | 1985-11-15 | 1994-06-01 | 株式会社東芝 | 半導体装置 |
| DE3902693C2 (de) * | 1988-01-30 | 1995-11-30 | Toshiba Kawasaki Kk | Mehrebenenverdrahtung für eine integrierte Halbleiterschaltungsanordnung und Verfahren zur Herstellung von Mehrebenenverdrahtungen für integrierte Halbleiterschaltungsanordnungen |
| US5157618A (en) * | 1988-03-10 | 1992-10-20 | Cirrus Logic, Inc. | Programmable tiles |
| US4931946A (en) * | 1988-03-10 | 1990-06-05 | Cirrus Logic, Inc. | Programmable tiles |
| JP2938955B2 (ja) * | 1990-10-02 | 1999-08-25 | 株式会社日立製作所 | 半導体集積装置の配線方法 |
| US5404033A (en) * | 1992-08-20 | 1995-04-04 | Swift Microelectronics Corporation | Application specific integrated circuit and placement and routing software with non-customizable first metal layer and vias and customizable second metal grid pattern |
| EP0649173A3 (en) * | 1993-10-13 | 1995-07-26 | Kawasaki Steel Co | Semiconductor device suitable for a "master slice" treatment and manufacturing process. |
| US6185722B1 (en) * | 1997-03-20 | 2001-02-06 | International Business Machines Corporation | Three dimensional track-based parasitic extraction |
| US6262487B1 (en) * | 1998-06-23 | 2001-07-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method |
| JP2007043049A (ja) * | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
| US7492013B2 (en) * | 2005-06-27 | 2009-02-17 | International Business Machines Corporation | Systems and arrangements to interconnect components of a semiconductor device |
| US9659129B2 (en) | 2013-05-02 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell having cell height being non-integral multiple of nominal minimum pitch |
| CN111651958B (zh) * | 2020-05-22 | 2022-06-21 | 深圳华大九天科技有限公司 | 一种集成电路版图中遵循布线格点的交互式布线方法 |
| US11755808B2 (en) * | 2020-07-10 | 2023-09-12 | Taiwan Semiconductor Manufacturing Company Limited | Mixed poly pitch design solution for power trim |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| US4295149A (en) * | 1978-12-29 | 1981-10-13 | International Business Machines Corporation | Master image chip organization technique or method |
-
1979
- 1979-02-27 JP JP2228979A patent/JPS55115353A/ja active Granted
-
1980
- 1980-02-22 WO PCT/JP1980/000025 patent/WO1980001859A1/ja not_active Ceased
- 1980-02-22 US US06/198,131 patent/US4412240A/en not_active Expired - Lifetime
- 1980-02-22 DE DE8080900436T patent/DE3071715D1/de not_active Expired
- 1980-09-10 EP EP80900436A patent/EP0026233B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0026233A4 (en) | 1983-04-25 |
| EP0026233A1 (en) | 1981-04-08 |
| DE3071715D1 (en) | 1986-10-02 |
| EP0026233B1 (en) | 1986-08-27 |
| US4412240A (en) | 1983-10-25 |
| JPS55115353A (en) | 1980-09-05 |
| WO1980001859A1 (fr) | 1980-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6330784B2 (ja) | ||
| US5117277A (en) | Semiconductor integrated circuit device with improved connection pattern of signal wirings | |
| JPH0135501B2 (ja) | ||
| KR19980024418A (ko) | 반도체 장치, 반도체 집적 회로 장치, 플립플롭 회로, 배타적 논리합 회로, 멀티플렉서 및 가산기 | |
| JPH0786407A (ja) | 集積回路の多層配線方法 | |
| JPS6017932A (ja) | ゲ−ト・アレイ | |
| JPH0494556A (ja) | 集積回路のセルレイアウト方法 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPH0348669B2 (ja) | ||
| JPH0120536B2 (ja) | ||
| JPS641051B2 (ja) | ||
| JPS61224341A (ja) | 半導体集積回路装置 | |
| JP2617920B2 (ja) | スタンダードセルのレイアウト方法 | |
| US4885625A (en) | Integrated circuit chip manufacture | |
| JP4494537B2 (ja) | スタンダードセル方式の半導体集積回路の配線設計方法 | |
| JPS6017930A (ja) | マスタ・スライス方式に於ける基本セル | |
| JPS6216545B2 (ja) | ||
| JPH0114704B2 (ja) | ||
| JPS6247149A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0145227B2 (ja) | ||
| JPS5816176Y2 (ja) | 大規模集積回路装置 | |
| JPS6355783B2 (ja) | ||
| JP2505039B2 (ja) | 機能ブロック上を通過する配線の配線方法 | |
| JPS59220949A (ja) | マスタスライス形半導体集積回路 | |
| JP2664345B2 (ja) | ロジックｌｓｉ |