JPS6330892A - Ｃｒｔコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はＣＲＴコントローラであって、ＣＰＵよりの書
き込みアドレスと丙き込み用の画像データ又は読み出し
アドレスを保持し、水平走査期間の表示用の画像データ
をメモリより読み出さない期間に上記メモリをＣＰＵよ
りの書き込みアドレス又は読み出しアドレスでアクセス
することによりＣＰＵの処理効率を向上させ、かつＣＰ
　ｔＪによるメモリのアクセスを高速化する。

〔産業上の利用分野） 本発明はＣＲＴコントローラに関し、メモリより１画面
分の画像データを順次読み出し、この画像データを映像
信号に変換してＣＲＴに表示させるＣＲＴコントローラ
に関する。

一般に、画像表示システムではＲＡＭに１画面分の画像
データを記憶させ、ＣＲＴの水平及び垂直の走査に応じ
てＲＡＭより画像データを順次読み出し、読み出された
画像データを映像信号に変換してＣＲＴに供給し表示を
行なう。

このような画像表示システムでは、ＣＲＴコントローラ
を設けてＲＡＭより表示用の画像データを読み出させ、
ＣＰＵにはＲＡＭの書き換え及びその他の処理を行なわ
せて、システムにおける表示画像の書き換え速度の高速
化等を計っている。

〔従来の技術〕

第６図は従来の画像表示システムの一例のシステム構成
図を示す。同図中、ＣＰＵ１０ｉ、ｔＲＡＭｌｌから画
像データを読み出し、かつ画像データを書き込む。また
、ＣＲＴ’ｌントローラ（以下ｒ　ＣＲＴ　Ｃ、Ｊと言
う）にはＲＡＮド１より表示のために画像データを読み
出す。上記ＣＰＵ１０゜ＣＲＴＣ１２夫々はマルチプレ
クサ１３を介していずれか一方がＲＡＭ１１をアクセス
する。

ＲＡＭ１１より読み出された表示用の画像データはビデ
オ信号発生回路１４に供給され、ここで映像信号として
の原色信号Ｒ，Ｇ、Ｂに変換される。原色信号Ｒ，Ｇ、
ＢはＣＲＴＣＩ　２よりの同期信号と共にＣＲＴ１５に
供給され、ＣＲ’ｒ１５で表示が行なわれる。

〔発明が解決しようとする問題点］ 従来システムでは、ＣＲＴＣＩ　２は、水平走査期間に
所定周期でＲＡＭ１１をアクセスして表示用の画像デー
タを読み出し、ＣＰＵ１０は水平ブランキング期間及び
垂直ブランキング期間にＲＡＭ１１をアクセスして画像
データの書き込み等を行なっている。

水平走査期間内においても、ＣＲＴＣＩ　２がＲＡＭＩ
Ｉをアクセスしない非アクセス期間が存在するが、この
非アクセス期間は水平ブランキング期間に比して非常に
短かく、ＣＲＴＣＩ　２よりＣＰＵ１０に非ブランキン
グ期間の開始を指示する制御信号を供給しても、ｃｐｕ
ｉｏが上記制御信号を受は取り、かつマルチプレクサ１
３を切換えてＲＡＭ１１をアクセスするまでに時間を要
するため、上記非アクセス期間にＣＰＵ１０でＲＡＭ１
１をアクセスできなかった。

また、ＣＲＴＣｌ　２が水平走査期間にＲＡＭ１１をア
クセスする周期は可変できるので上記制御信号の発生タ
イミングを進めることはできない。

従って、ＣＰＵ１０でＲＡＭ１１のアクセス要求が発生
しても、ＣＰＩＪｌｏは水平ブランキング期間、垂直ブ
ランキング期間となるまで、ＲＡＭ１１のアクセスを待
たされ、ＣＰＵ　１０の処理効率が悪く、ＲＡＭＩ　１
のアクセスが遅いという問題点があった。

本発明はこのような点にかんがみてなされたものであり
、ＣＰＵの処理効率を向上させるＣＲＴコントローラを
提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のＣＲＴコントローラの原理ブロック図
を示す。

同図中、１は表示用読み出しタイミング信号生成手段で
あり、水平走査期間に表示モードに応じた所定周期の表
示用読み出しタイミング信号を生成する。

アドレス発生手段２は表示用読み出しタイミング信号を
供給されて画像データが記憶されたメモリ３を順次アク
セスするアドレスを生成する。

メモリ３から読み出された表示用の画像データは変換手
段４で上記メモリ３のアクセス時間より大なる時間の表
示を行なう映像信号に変換されてＣＲＴ５に供給される
。

保持手段６は、少なくともメモリの書き込みアドレスと
書き込み用の画像データ又は読み出しアドレスをＣＰＵ
　７より供給されて保持する。

書き込み／読み出しタイミング信号生成手段８は、ＣＰ
　Ｕ　Ｔより書き込み又は読み出しの開始を指示するト
リガ信号を供給されて表示用読み出しタイミング信号の
非生成時に出き込み／読み出しタイミング信号を生成す
る。

切換手段９は、出き込み／読み出しタイミング信号の生
成時に保持手段６に保持された書き込みアドレスと書き
込み用の両縁データ又は読み出しアドレスをメモリ３に
供給してメモリ３の古き込み又は読み出しを行なう。

〔作用〕

本発明においては、ＣＲＴコントローラの保持手段６に
ＣＰＵ７よりの書き込みアドレスと書き込み用の画像デ
ータ又は読み出しアドレスが保持され、水平走査期間の
書き込み／読み出しタイミング信号生成時に上記出き込
みアドレス又は読み出しアドレスを用いてメモリがアク
セスされ、画像データの書き込み又は読み出しが行なわ
れる。

〔実施例］ 第２図は本発明になるＣＲＴコントローラを適用した画
像表示システムの一実施例のブロック系統図を示す。同
図中、第１図示のＣＰＵ７に相当するＣＰＵ２０はＣＲ
ＴＣ２１と接続され、ＣＲＴＣ２１はメモリ３に相当す
るＲＡＭ２２及びＣＲＴ５に相当するＣＲＴ２３と接続
されて（Ｘる。

ＣＲＴＣ２１は表示のために水平走査期間に所定周期で
ＲＡＭ２２をアクセスして画像データを読み出し、映像
信号である原色信号Ｒ，Ｇ、Ｂに変換して、別途発生し
た同期信号と共にＣＲＴ２３に供給する。これによって
ＣＲＴ２３に画像が表示される。

ＣＰＵ２０がＲＡＭ２２をアクセスするアドレス及び書
き込み画像データはＣＲＴＣ２１に保持されて、ＣＲＴ
Ｃ２１が表示のためにＲＡＭ２２をアクセスしない期間
に保持されたアドレスでＲＡＭ２２の書き込み及び読み
出しが行なわれる。

第３図は本発明になるＣＲＴコントローラの一実施例の
ブロック系統図を示す。同図中、クロック発生回路３０
には端子２９より画像表示システムのシステムクロック
信号が入来し、クロック発生回路３０はシステムクロッ
ク信号より表示画面の１ドツトに対応するドツトクロッ
ク信号を生成し、このドツトクロック信号を水平カウン
タ３１等のＣＲＴＣ２１内部の各回路に供給づ゛る。

水平カンタ３１はトッドクロック信号をカウントし、そ
のカウント値は水平コントローラ３２で所定値と比較さ
れ、ここで１水平走査周期毎にパルスが生成される。こ
のパルスは垂直カウンタ３３でカウントされ、カウント
値は垂直コントローラ３４で所定値と比較され、ここで
１垂直走査周期毎にパルスが生成される。

水平コントローラ３２、垂直コントローラ３４夫々の出
力パルスは同期信号発生回路３５に供給されて水平同期
信号、垂直同期信号が生成される。

上記の同期信号は後述の演惇及び制御回路３６等に供給
されると共に、端子３７ａ、３７ｂよりＣＲＴ２３に供
給される。また、この画像表示システムで生成される映
像と他の映像とは湿合して表示するスーパーインボーズ
表示を行なう場合には、他の映像の同期信号が端子３７
ａ、３７ｂより同期信号発生回路３５に供給されて、Ｃ
ＲＴＣ２１の同期がとられる。

インターフェース回路４０は端子４１を介してＣＰＵ２
０に接続され、ＣＰＵ２０より各種の制菌信号が入来し
、ＣＲＴＣ２１の出力する各種制御信号がＣＰＵ２０に
供給される。また、データバス４２、アドレスレジスタ
４４は夫々端子４３゜４５を介してＣＰＵ２０に接続さ
れている。

内部レジタ４６にはＣＰＵ２０よりデータバス４２に入
来した初期化用の画像データ、トリガ信号、ＣＰＵ２０
のＲＡＭ２２に対するアドレス等が格納され、転送テー
ブル４７にはＣＰＵ２０よりデータバス４２より入来す
る書き込み用の画像データ、ＲＡＭ２２より読み出され
ＣＰＵ２０に供給される画像データ等が格納される。上
記内部レジスタ４６と転送テーブル４７で保持手段６が
構成されている。ルックアップテーブル（以下［ＬＵＴ
Ｊと略す）４８は固定のテーブルでＬＵＴ４９ａ、４９
ｂはＣＰＵ２０で出き換え可能なテーブルである。

データバス４２に入来するデータ、アドレス等を内部レ
ジスタ４６、転送テーブル４７、ＬＵＴ４９．５０のう
ちのいずれに供給するかはＣＰＵ２０よりアドレスレジ
スタ４４に供給されるアドレスにより指定される。

ここで、画像表示は表示ブロック中位で行なわれる。表
示ブロックは水平方向８ドツト×垂直方向１２ドツトで
構成する第１の表示モード、水平方向６ドツト×垂直方
向１０ドツトで構成する第２の表示モード等がある。

画像データは上記第１．第２の表示モードに拘らず、１
ビツトが１ドツトを表わす１ワード８ビツトのパターン
データと、各４ビツトでフォアグランド・カラー、バッ
クグランド・カラーを表わす１ワード８ビツトのカラー
データと、アンダーライン表示１貞滅表示等の属性を表
わす１ワード８ビツトのアトリビュートデータとから構
成されている。なお、第２の表示モードでは１ワードの
パターンデータのうち６ビツトが使用され、残り２ビツ
トは空ビットとされる。

表示用読み出しタイミング生成手段１及び書き込み／読
み出しタイミング生成手段８を構成するメモリアクセス
タイミングコントローラ５０は、ドツトクロック信号、
水平同期、垂直同期信号及び水平コントローラ３２．垂
直コントローラ３４夫々の出力パルスを供給され、また
内部レジスタ４６より表示モード制御信号を供給されて
おり、これらの信号に応じてＲＡＭ２２の書き込み／読
み出しを制御する制闘信号をリード／ライトコントロー
ラ５１に供給し、ＲＡＭ２２のアドレス値を可変する制
御信号をアドレスカウンタ及びリミッタ５２に供給し、
転送制御用の制御信号を転送制御回路５３に供給する。

後述のリード／ライト切換回路５７と共に切換手段９を
構成するリード／ライトコントローラ５１は読み出し時
にリードイネーブル信号＋　１１き込み時にライトイネ
ーブル信号夫々を生成して端子５４よりＲＡＭ２２に供
給する。また、アドレス発生手段６であるアドレスカウ
ンタ及びリミッタ５２の出力するアドレスはアドレスコ
ントローラ５５でＲＡＭ２２をアクセスするための形態
に変換されて端子５６よりＲＡＭ２２に供給される。

これはＲＡＭ２２としてダイナミックＲＡＭを用いるか
又はスタティックＲＡＭを用いるかによって、アドレス
の形態が異なるためである。

また、ＲＡＭ２２より表示用として読み出された画像デ
ータは端子５８よりバッファ５９に供給され、パターン
データ、カラーデータ１アトリビユートデータは夫々パ
ターンバッファ５９ａ、カラーバッファ５９ｂ、アトリ
ビユートバツフア５９ｃに別々に格納される。演算及び
制御回路３６はバッファ５つより供給されるパターンデ
ータ、カラーデータ、アトリビュートデータの演ｔフ処
理を行ない、ドツト中位のカラーコードデータを生成し
てセレクタ６０に供給する。

セレクタ６０はＬＵＴ４８．４９ａ、４９ｂのうち内部
レジスタ４０からの指示により選択されたテーブルを用
いて上記カラーコードデータを赤。

緑、前夫々４ピットで計１２ビットの原色カラーデータ
に変換し、Ｄ／△変換回路６１に供給する。

Ｄ／Ａ変換回路６１は端子６２より供給されるアナログ
用電源を基準として上記原色カラーデータをアナログの
原色信号Ｒ，Ｇ、ＢにＤ／Ａ変換し、端子６３よりＣＲ
丁２３に供給し、ＣＲＴ２３で画像の表示が行なわれる
。上記のＬＵＴ４８〜４９ｂ、バッファ５９．演算及び
制御回路３６゜セレクタ６０．Ｄ／Ａ変換回路６１で変
換手段４が構成されている。

次にＣＰＵ２０によるＲＡＭ２２の占ぎ込み又は読み出
し動作について説明する。

ＣＰＵ２０よりの書き込み、読み出しのアドレス、転送
ワード数、アクセス方法の情報は端子４３よりデータバ
ス４２を介して内部レジスタ４６に供給されて格納され
、またＣＰＵ２０よりの書き込み用の画像データつまり
パターンデータ。

カラーデータ、アトリビュートデータは端子４３よりデ
ータバス４２を介して転送デープル４７に供給されて格
納される。ここでアクセス方法とはアドレスを自動的に
増加させるオートインクリメント、ＲＡＭ２２に記憶さ
れた画像データと書き込み用の画像データとの論理演口
を行なって得られた画像データをＲＡＭ２２に書き込む
論理書き込み等の指定である。更にＣＰＵ２０よりアク
セス開始を指示づるトリが信号がデータバス４２を介し
て内部レジスタ４６に供給されて格納される。

クロック発生回路３０よりメモリアクセスタイミングコ
ントローラ５０に供給されている第４図（Ａ）に示すド
ツトクロック信号は１周期が２ドツト分の表示期間に相
当する。パターンデータの１ビツトは１ドツトを表わす
が、第１．第２の表示モードにおいてはパターンデータ
の１ビツトで水平方向２ドツト×垂直方向２ドツトが表
示され拡大表示が行なわれる。このため、第１の表示モ
ードでは各１ワードのパターンデータ、カラーデータ、
アトリビュートデータにより水平方向１６ドツトが表示
され、第２の表示モードでは水平方向１２ドツトが表示
される。

メモリアクセスタイミングコントローラ５０は第１の表
示モードが指示されているとき水平走査期間において第
４図（△）のドツトクロック信号より第４図（Ｂ）に示
す表示タイミング信号を生成する。なお、第２の表示モ
ードのときはドツトクロック信号を１／６分周して表示
タイミング信号が生成される。

また、メモリアクセスタイミングコントローラ５０は表
示タイミング信号に同期して第４ｒ：Ａ（Ｃ）、（Ｆ）
、（１）に示すパターンデータ、カラーデータ、アトリ
ビュートデータ夫々のリードタイミング信号（表示用読
み出しタイミング信号）を生成し、第４図（Ｃ）のパタ
ーンデータのリードタイミング信号から第４図（Ｄ）、
（Ｅ）に示すロード信号、セーブ信号を生成し、第４図
（Ｆ）のカラーデータのリードタイミング信号から第４
図（Ｇ）、ｌ）に示すロード信号、セーブ信号を生成し
、第４図（１）のアトリビュートデータのリードタイミ
ング信号から第４図（Ｊ）、（Ｋ）に示すロード信号、
１−ブ信号を生成する。

また、メモリアクセスタイミングコントローラ５０は内
部レジスタ４２よりトリガ信号を供給されると、第４図
（Ｃ）、（Ｆ）、（Ｉ）のリードタイミング信号をＮＯ
Ｒ演算することにより、第４図（Ｌ）に示すリード／ラ
イトタイミング信号（書き込み／読み出しタイミング信
号）を生成し、このリード／ライトタイミング信号から
第４図（Ｍ）、（Ｎ）に示すロード信ｇ、セーブ信号を
生成する。

上記のロード信号、セーブ信号は第５図に示す内部レジ
スタ４６内の各レジスタ７１〜７５夫々に供給される。

パターンアドレスレジスタ７１は表示用のパターンデー
タの読み出しアドレスを格納しており、端子７１ａに供
給される第４図（Ｄ）のロード信号の）−ルベル期間に
そのアドレス町をアドレスカウンタ及びリミッタ５２内
のアドレスカウンタ７６にロードし、これによってアド
レスカウンタ７６はロードされたアドレスを端子７７よ
りアドレスコントローラ５５に出力する。またパターン
アドレスレジスタ７１は端子７１ｂに供給される第４図
（Ｅ）のセーブ信号のＬレベル期間にアドレスカウンタ
７６から供給されるアドレス値をセーブする。アドレス
カウンタ７６は転送制御回路５３より端子７６ａを介し
て供給される制御信号に応じてインクリメントを行なう
。

カラーアドレスレジスタ７２は表示用のカラーデータの
読み出しアドレスを格納しており、端子７２ａに入来す
る第４図（Ｇ）のロード信号のＨレベル期間にそのアド
レス値をアドレスカウンタ７６にロードし、かつ端子７
２ｂに入来する第４図（Ｈ＞のセーブ信号のＬレベル期
間にアドレスカウンタ７６よりのアドレス値をセーブす
る。

アトリビュートアドレスレジスタ７３は表示用のアトリ
ビュートデータの読み出しアドレスを格納しており、端
子７３ａに入来する第４図（Ｊ）のロード信号のＨレベ
ル期間にそのアドレス（直をアドレスカウンタ７６にロ
ードし、かつ端子７３ｂに入来する第４図（Ｋ）のセー
ブ信号のＬレベル期間にアドレスカウンタ７６よりのア
ドレス値をセーブする。

ライトアドレスレジスタ７４はＣＰＵ２０より端子７８
を介して供給された書き込みアドレスを格納しており、
端子７４ａに入来する第４図（Ｍ）のロード信号のＨレ
ベル期間にそのアドレス値をアドレスカウンタ７６にロ
ードし、かつ端子７４ｂに入来する第４図（Ｎ）のセー
ブ信号のＬレベル期間にアドレスカウンタ７６よりのア
ドレス順をセーブする。

リードアドレスレジスタ７５はＣＰＵ２０より端子７９
を介して供給された読み出しアドレスを格納しており、
端子７５ａに入来する第４図（Ｍ）のロード信号のＨレ
ベル期間にそのアドレス値をアドレスカウンタ７６にロ
ードし、かつ仝鼻子７５ｂに入来する第４図（Ｎ）のセ
ーブ信号のＬレベル期間にアドレスカウンタ７６よりの
アドレス値をセーブする。

このようにしてアドレス値をロードされたアドレスカウ
ンタ７６の出力するアドレス値は端子７７からアドレス
コントローラ５５に供給され、ここでＲＡＭ２２をアク
セスする形態とされてＲＡＭ２２に供給される。

これと同時に、リード／ライトコントローラ５４はメモ
リアクセスタイミングコントローラ５０よりの制御信号
に応じて、第４図（Ｃ）。

（Ｆ）、（＋）のリードタイミング信号のＨレベル時に
端子５４よりＲＡＭ２２にライトイネーブル信号を供給
し、また第４図（シ）のり一ド／ライトタイミング信号
のＨレベル時にライトイネーブル信号（ＣＰＵ２０より
の書き込み時）又は、リードイネーブル信号（ＣＰＵ２
０よりの読み出し時）を端子５４よりＲＡＭ２２に供給
する。

また、リード／ライトコントローラ５４よりの制御信号
に応じてリード／ライト切換回路５７はリードタイミン
グ信号生成時にフローティングモードとされ、ＲＡＭ２
２より読み出され端子５８に入来する表示用の画像デー
タはバッファ５つに供給される。

ＣＰ　Ｕ　２０よりの書き込み時には、リード／ライト
タイミング信号のＨレベル時にドツトクロック信号の１
周期毎に転送テーブル４７内の画像データが順次転送υ
制御回路５３に供給され、ここで選択されてリード／ラ
イト切換回路６１に供給される。リード／ライト切換回
路６１はリード／ライトコントローラ５１よりの制御信
号に応じてライトモードとされており、上記画像データ
を端子５８よりＲＡＭ２２に供給する。

これによって、水平走査期間においても、ＲＡＭ２２に
はＣＰＵ２０よりの画像データが順次書き込まれる。

同様にしてＣＰＵ２０よりの読み出し時には、リード／
ライトタイミング信号のＨレベル時にドツトクロック信
号の１周期毎にＲＡＭ２２から読み出された画像データ
が端子５８よりリード／ライト切換回路５７に供給され
る。リード／ライト切換回路６１はリード／ライトコン
トローラ５１よりの制御信号に応じてリードモードされ
ており、この画像データは転送制御回路５３に供給され
、ここで選択されて転送テーブル４７に供給されて格納
される。

これによって、水平走査期間においても、表示用とは異
なる画像データを読み出すことができる。

なお転送テーブル４７に格納された画像データは、ＣＰ
Ｕ２０よりの指示に応じてデータバス４２゜及び端子４
３を介してＣＰＵ２０に供給される。

なお、転送ワード数と同一ワード数だけの画像データが
ＲＡＭ２２に書き込まれ、又は読み出されると、メモリ
アクセスタイミングコントローラ５ｏはリード／ライト
タイミング信号を強制的にＬレベルとし、これによって
ＣＰＵ２０よりのＲＡＭ２２の書き込み及び読み出しが
停止する。

このように、ＣＰＵ２０はＲＡＭ２２のアクセス要求が
発生した時点でＲＡＭ２２の書き込みアドレス及び書き
込みデータ又は読み出しアドレスをＣＲＴＣ２１に供給
し、その復信の処理を行なうことができ、ＣＰＵ２０の
処理効率が向上する。

また、ＣＰＵ２０によるＲＡＭ２２の書き込み又は読み
出しは水平走査期間に行なわれるので書き込み又は読み
出しが高速に行なわれ、ＣＲＴＣ２１とＲＡＭ２２間の
データバス及びアドレスバスの使用効率が向上する。更
にマルチプレクサ等の回路を必要とゼず画像表示システ
ムの構成を簡単にすることができる。

なお、水平ブランキング期間及び垂直ブランキング■１
間には第４図（Ｃ）、（Ｆ）、（１）に示すリードタイ
ミング信号は生成されず、リード／ライトタイミング信
号が生成される。このため従来と同様にＣＰＩＪ２０に
よるＲＡＭ２２のアクセスが可能であることは勿論であ
る。

〔発明の効果〕

上述の如く、本発明によれば、ＣＰＵはメモリのアクセ
ス要求が発生した時点でメモリの書き込みアドレス及び
」き込み用の画像データ又は読み出しアドレスと、トリ
が信号とを出力するだけでメモリの書き込み又は読み出
しが行なわれ、上記メモリの書き込み又は読み出しの期
間にＣＰＵは他の処理を行なうことができ、ＣＰＵの処
理効率が向上し、かつ水平走査期間にメモリの書き込み
又は読み出しを行なうことができ、上記メモリの書き込
み又は読み出しを高速化でき、データバス及びアドレス
バスの使用効率が向上し、画像表示システムの構成を簡
単にできろ。

【図面の簡単な説明】

第１図は本発明のＣＲＴコントローラの原理ブロック図
、 第２図は本発明のＣＲＴコントローラを適用した画像表
示システムの一実施例のブロック系統図、 第３図は本発明のＣＲＴコントローラの一実施例のブロ
ック系統図、 第４図は第３図示のメモリアクセスタイミングコントロ
ーラの生成する信号のタイムチャート、第５図は第３図
示の内部レジスタ、アドレスカウンタ及びリミッタの一
部のブロック系統図、第６図は従来の画像表示システム
の一例のブロック系統図である。 図中において、 １は表示用読み出しタイミング信号生成手段、２はアド
レス発生手段、 ３はメモリ、 ４は変換手段、 ５はＣＲＴ。 ６は保持手段、 ７．２０はＣＰＵ。 ８は書き込み／読み出しタイミング生成手段、９は切換
手段、 ２２はＲＡＭ ２３はＣＲＴ、 ４６は内部レジスタ、 ４７は転送テーブル、 ５０はメモリアクセスタイミングコントローラ、５１は
リード／ライトコントローラ、 ５２はアドレスカウンタ及びリミッタ、５３は転送制御
回路、 ５５はアドレスコントローラ、 ５７はリード／ライト切換回路、 ６１はＤ／Ａ変換回路である。 代理人　弁理士　井　桁　貞　− 本￥蛸の斥Ｊ！プ′口・−／２０ 第１　図 参発瑣を朗したこＪト阪取↓ステＡリブ亡ソ下６乞回づ
２図 （Ｉ） メモリ７２セス７Ａ８り゛コ野ローラｆ）刈）号）ＰＡ
ム斗ヤーＦ第４図 ス１９レジス２７ドレスカウシパぴりも−ｖ２の一畳７
リフ℃や２葦まヒエロ第５図 従果のｉ−顆叛示ｔステ４の７瓢２未習ロコ第６因

Claims (1)

1. 【特許請求の範囲】 水平走査期間に表示モードに応じた所定周期の表示用読
   み出しタイミング信号を生成し、該表示用読み出しタイ
   ミング信号の生成時に画像データが記憶されたメモリ（
   ３）を順次アクセスし、該メモリ（３）から読み出され
   た表示用の画像データをそのアクセス時間より大なる時
   間の表示を行なう映像信号に変換し、該映像信号をＣＲ
   Ｔ（５）に供給して画像を表示させるＣＲＴコントロー
   ラであって、 少なくとも該メモリ（３）の書き込みアドレスと書き込
   み用の画像データ又は読み出しアドレスをＣＰＵ（７）
   より供給されて保持する保持手段（６）と、 該ＣＰＵ（７）より書き込み又は読み出しの開始を指示
   するトリガ信号を供給されて該表示用読み出しタイミン
   グ信号の非生成時に書き込み／読み出しタイミング信号
   を生成する書き込み／読み出しタイミング信号生成手段
   （８）と、 該書き込み／読み出しタイミング信号の生成時に該保持
   手段に保持された書き込みアドレスと書き込み用の画像
   データ又は読み出しアドレスを該メモリ（３）に供給し
   て該メモリ（３）の前き込み又は読み出しを行なう切換
   手段（９）とを有することを特徴とするＣＲＴコントロ
   ーラ。