JPH0126073B2 - - Google Patents
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- JPH0126073B2 JPH0126073B2 JP57110223A JP11022382A JPH0126073B2 JP H0126073 B2 JPH0126073 B2 JP H0126073B2 JP 57110223 A JP57110223 A JP 57110223A JP 11022382 A JP11022382 A JP 11022382A JP H0126073 B2 JPH0126073 B2 JP H0126073B2
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- 238000001514 detection method Methods 0.000 claims description 12
- 230000000737 periodic effect Effects 0.000 claims 1
- 102100029968 Calreticulin Human genes 0.000 description 23
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 13
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は、陰極線管（以下CRTと略す）を用
いたキヤラクタデイスプレイ装置において、スク
リーン画面上に文字表示を行なわせる方法に関す
るものである。
いたキヤラクタデイスプレイ装置において、スク
リーン画面上に文字表示を行なわせる方法に関す
るものである。
従来例の構成とその問題点
まず第１図に従つて、本発明に係わるCRTキ
ヤラクタデイスプレイ装置について説明する。図
において１はCPUで、メモリ２に書かれている
命令に従つて処理を行なうもので、一例として端
子１２にキーボード（図示せず）を接続し、その
キーボードからのデータに従つて、デイスプレイ
モニタのスクリーン上に文字表示を行なう処理に
ついて説明する。CRTスクリーン上に表示を行
なうには、同期をとるための同期信号と文字表示
のための映像信号が必要であり、前記同期信号は
第１図の５で示すCRTコントローラ（以下
CRTCと略す）と呼ぶLSIで発生させるものとす
る。なお、CRTC５からの同期信号ｋおよび映像
信号ｎは端子１３に出力され、それぞれ増巾回路
（図示せず）等を経由してCRT（図示せず）スク
リーン上に表示されるものとする。
ヤラクタデイスプレイ装置について説明する。図
において１はCPUで、メモリ２に書かれている
命令に従つて処理を行なうもので、一例として端
子１２にキーボード（図示せず）を接続し、その
キーボードからのデータに従つて、デイスプレイ
モニタのスクリーン上に文字表示を行なう処理に
ついて説明する。CRTスクリーン上に表示を行
なうには、同期をとるための同期信号と文字表示
のための映像信号が必要であり、前記同期信号は
第１図の５で示すCRTコントローラ（以下
CRTCと略す）と呼ぶLSIで発生させるものとす
る。なお、CRTC５からの同期信号ｋおよび映像
信号ｎは端子１３に出力され、それぞれ増巾回路
（図示せず）等を経由してCRT（図示せず）スク
リーン上に表示されるものとする。
今、キーボードからのデータが端子１２に入力
されると、入出力回路４によつてデータバスａを
通してCPU１に入力される。CPU１は入力デー
タを一時、メモリ２に格納した後、CRTスクリ
ーンと１対１に対応する所の表示メモリ７にデー
タを書き込む。すなわち、CRTスクリーン上の
表示すべき位置（通常はカーソルの位置）に対応
する表示メモリ７のアドレスをアドレスバスｂを
通して、また表示すべきデータをデータバスａを
通して出力する事で行なう。なお、表示メモリ７
はCRTスクリーン上に静止した文字表示を行な
わしめるため、ある周期（通常17mS程度）で常
に読み出されており、そのための制御はCRTC５
が行なつている。そして、CRTC５の読み出し動
作と、CPU１の書き込み（または、必要ならば
読み出し）動作とは時分割で行なわせる様に、セ
レクト回路６で表示メモリ７のアドレスの切換え
を行ない、同時にバツフア８でデータの切換えを
行なう。すなわち、CRCT５の読み出し動作時
は、タイミング回路３からの制御線ｍによつて
CRTC５からのアドレス線ｃが表示メモリ７のア
ドレス線ｄに接続され、同時にCPU１からの制
御線ｅによつてバツフア８はデータバスａと表示
メモリ７のデータ線ｆを切り離す。この状態にお
いて、読み出された表示メモリ７の内容はラツチ
９に取り込まれた後に、キヤラクタ・ジエネレー
タ１０に供給され、スクリーン上に表示すべきパ
ターンが選択される。そしてCRTC５からのラス
ター位置アドレス線c′によつて、スクリーン上の
表示文字の１ラスターライン分の表示パターンが
表示データ線ｈに出力される。その表示データは
パラレル−シリアル変換回路１１によつて、シリ
アルデータに変換され、ビデオ信号としてビデオ
信号線ｎに出力されるものである。
されると、入出力回路４によつてデータバスａを
通してCPU１に入力される。CPU１は入力デー
タを一時、メモリ２に格納した後、CRTスクリ
ーンと１対１に対応する所の表示メモリ７にデー
タを書き込む。すなわち、CRTスクリーン上の
表示すべき位置（通常はカーソルの位置）に対応
する表示メモリ７のアドレスをアドレスバスｂを
通して、また表示すべきデータをデータバスａを
通して出力する事で行なう。なお、表示メモリ７
はCRTスクリーン上に静止した文字表示を行な
わしめるため、ある周期（通常17mS程度）で常
に読み出されており、そのための制御はCRTC５
が行なつている。そして、CRTC５の読み出し動
作と、CPU１の書き込み（または、必要ならば
読み出し）動作とは時分割で行なわせる様に、セ
レクト回路６で表示メモリ７のアドレスの切換え
を行ない、同時にバツフア８でデータの切換えを
行なう。すなわち、CRCT５の読み出し動作時
は、タイミング回路３からの制御線ｍによつて
CRTC５からのアドレス線ｃが表示メモリ７のア
ドレス線ｄに接続され、同時にCPU１からの制
御線ｅによつてバツフア８はデータバスａと表示
メモリ７のデータ線ｆを切り離す。この状態にお
いて、読み出された表示メモリ７の内容はラツチ
９に取り込まれた後に、キヤラクタ・ジエネレー
タ１０に供給され、スクリーン上に表示すべきパ
ターンが選択される。そしてCRTC５からのラス
ター位置アドレス線c′によつて、スクリーン上の
表示文字の１ラスターライン分の表示パターンが
表示データ線ｈに出力される。その表示データは
パラレル−シリアル変換回路１１によつて、シリ
アルデータに変換され、ビデオ信号としてビデオ
信号線ｎに出力されるものである。
この様な構成において、スクリーン表示を消去
するという事は、表示メモリ７に表示されないデ
ータを書くという事であり、従来はCPU１が表
示メモリ７の全メモリに１データづつ書き込んで
いた。このため、スクリーン消去という処理に
は、長時間CPU１がかかりきりになり、その分
CPU１の使用効率を低下せしめていた。また、
キーボード以外の装置からの入力データ（例え
ば、他のコンピユータ装置からのデータ）を表示
する場合、その入力データが高速でかつ多量の場
合、不都合が生じていた。すなわち、CPU１が
スクリーン消去処理を行なつている最中（スクリ
ーン消去処理には時間がかかるため）に入力デー
タがあると、CPU１はスクリーン消去処理を一
時中断して、入力データを一時メモリ２に退避さ
せておき、スクリーン消去処理終了後、表示メモ
リ７に書き込む必要がある。このため、入力デー
タを一時退避させておくためのメモリが余分に必
要であつた。
するという事は、表示メモリ７に表示されないデ
ータを書くという事であり、従来はCPU１が表
示メモリ７の全メモリに１データづつ書き込んで
いた。このため、スクリーン消去という処理に
は、長時間CPU１がかかりきりになり、その分
CPU１の使用効率を低下せしめていた。また、
キーボード以外の装置からの入力データ（例え
ば、他のコンピユータ装置からのデータ）を表示
する場合、その入力データが高速でかつ多量の場
合、不都合が生じていた。すなわち、CPU１が
スクリーン消去処理を行なつている最中（スクリ
ーン消去処理には時間がかかるため）に入力デー
タがあると、CPU１はスクリーン消去処理を一
時中断して、入力データを一時メモリ２に退避さ
せておき、スクリーン消去処理終了後、表示メモ
リ７に書き込む必要がある。このため、入力デー
タを一時退避させておくためのメモリが余分に必
要であつた。
発明の目的
本発明はこれらの従来の欠点をなくすものであ
り、簡単な構成で、高速にスクリーン消去処理を
行なわしめることを目的とするものである。
り、簡単な構成で、高速にスクリーン消去処理を
行なわしめることを目的とするものである。
発明の構成
本発明は、スクリーン消去の開始位置を示すデ
ータをCPUが表示メモリに書き込み、CRTCの
読み出し動作中、消去開始位置に達すると、それ
以降は消去データをCRTCの読み出し期間中に表
示メモリに書き込むと同時に同じデータをビデオ
信号として出力するようにし、CRCTの読み出し
がスクリーンの最終位置に達すると、消去動作は
終了し、通常動作状態に復帰するようにしたもの
である。
ータをCPUが表示メモリに書き込み、CRTCの
読み出し動作中、消去開始位置に達すると、それ
以降は消去データをCRTCの読み出し期間中に表
示メモリに書き込むと同時に同じデータをビデオ
信号として出力するようにし、CRCTの読み出し
がスクリーンの最終位置に達すると、消去動作は
終了し、通常動作状態に復帰するようにしたもの
である。
実施例の説明
以下図面に従つて、本発明を説明する。第２図
は本発明の一実施例を示すもので、第１図と同一
番号は同じものを表わす。第３図は本発明の動作
を説明するためのタイミング図である。第２図に
おいて、まずCPU１がデータバスａ，アドレス
パスｂを通して、表示メモリ７の消去開始位置に
消去開始データ（例えば表示メモリが８ビツト構
成の場合、そのうちに任意の１ビツト例えばbitφ
を“Ｈ”にしたデータ）を書き込み、同時に消去
制御フリツプフロツプ２０，２１の一方のフリツ
プフロツプ２１をセツトする。すなわち、制御線
ｐを“Ｌ”→“Ｈ”にする事でフリツプフロツプ
２１のＱ出力を“Ｈ”にする。この時、他方の消
去制御フリツプフロツプ２０の出力端Ｑに接続さ
れた消去制御線ｑは“Ｌ”のままであり、通常動
作状態にある。そして、CRTC５の読み出し動作
が消去開始位置に達すると、その内容である消去
開始データが読み出され、ラツチ９にセツトされ
ると消去位置検出回路２２によつて検出される。
その結果、消去位置検出制御線ｓが“Ｌ”→
“Ｈ”に変化し、消去制御フリツプフロツプ２０
は入力端Ｄのレベル（すなわち、フリツプフロツ
プ２１の出力Ｑのレベルで“Ｈ”になつている）
にセツトされ、消去制御線ｑが“Ｈ”になつて消
去動作状態になる。この状態になるとCRTC５の
読み出し期間中、アドレス線ｃはアドレス線ｄ
に、制御線ｑはｔにおのおの接続されるため表示
メモリ７の読み出し、書き込み制御線ｔが“Ｈ”
となり、通常状態の読み出し動作（“Ｌ”レベル）
から書き込み動作（“Ｈ”レベル）になる。この
時の書き込みデータは消去データ供給回路２３に
よつて与えられ、そのデータが表示メモリに書き
込まれると同時に、ラツチ９にもセツトされる。
ラツチ９にセツトされた消去データはスクリーン
上には表示されない事は言うまでもない。また一
度、消去動作状態になると、消去位置検出回路２
２の出力である消去位置検出制御線ｓが変化しよ
うと消去制御フリツプフロツプ２０の出力Ｑは何
らの変化も受けず“Ｈ”レベルを保持している。
消去動作が終了するのは消去制御フリツプフロツ
プ２０および２１のリセツト端子Ｒが“Ｌ”にな
る時であり、第２図の実施例ではCRTC５の同期
信号（垂直同期信号）を利用している。すなわ
ち、同期信号ｋはスクリーン上の文字表示動作が
終了した後“Ｌ”レベルになり、次に表示開始す
る前に“Ｈ”になるので消去動作が終了するの
は、文字表示動作が終了した時となる。
は本発明の一実施例を示すもので、第１図と同一
番号は同じものを表わす。第３図は本発明の動作
を説明するためのタイミング図である。第２図に
おいて、まずCPU１がデータバスａ，アドレス
パスｂを通して、表示メモリ７の消去開始位置に
消去開始データ（例えば表示メモリが８ビツト構
成の場合、そのうちに任意の１ビツト例えばbitφ
を“Ｈ”にしたデータ）を書き込み、同時に消去
制御フリツプフロツプ２０，２１の一方のフリツ
プフロツプ２１をセツトする。すなわち、制御線
ｐを“Ｌ”→“Ｈ”にする事でフリツプフロツプ
２１のＱ出力を“Ｈ”にする。この時、他方の消
去制御フリツプフロツプ２０の出力端Ｑに接続さ
れた消去制御線ｑは“Ｌ”のままであり、通常動
作状態にある。そして、CRTC５の読み出し動作
が消去開始位置に達すると、その内容である消去
開始データが読み出され、ラツチ９にセツトされ
ると消去位置検出回路２２によつて検出される。
その結果、消去位置検出制御線ｓが“Ｌ”→
“Ｈ”に変化し、消去制御フリツプフロツプ２０
は入力端Ｄのレベル（すなわち、フリツプフロツ
プ２１の出力Ｑのレベルで“Ｈ”になつている）
にセツトされ、消去制御線ｑが“Ｈ”になつて消
去動作状態になる。この状態になるとCRTC５の
読み出し期間中、アドレス線ｃはアドレス線ｄ
に、制御線ｑはｔにおのおの接続されるため表示
メモリ７の読み出し、書き込み制御線ｔが“Ｈ”
となり、通常状態の読み出し動作（“Ｌ”レベル）
から書き込み動作（“Ｈ”レベル）になる。この
時の書き込みデータは消去データ供給回路２３に
よつて与えられ、そのデータが表示メモリに書き
込まれると同時に、ラツチ９にもセツトされる。
ラツチ９にセツトされた消去データはスクリーン
上には表示されない事は言うまでもない。また一
度、消去動作状態になると、消去位置検出回路２
２の出力である消去位置検出制御線ｓが変化しよ
うと消去制御フリツプフロツプ２０の出力Ｑは何
らの変化も受けず“Ｈ”レベルを保持している。
消去動作が終了するのは消去制御フリツプフロツ
プ２０および２１のリセツト端子Ｒが“Ｌ”にな
る時であり、第２図の実施例ではCRTC５の同期
信号（垂直同期信号）を利用している。すなわ
ち、同期信号ｋはスクリーン上の文字表示動作が
終了した後“Ｌ”レベルになり、次に表示開始す
る前に“Ｈ”になるので消去動作が終了するの
は、文字表示動作が終了した時となる。
なお、消去位置検出回路２２は、例えば第２図
ｂに示すごときゲート回路で構成する事が出来
る。制御線１，２および３はアドレス線c′に接続
され、制御線４は表示データラツチ回路９の出力
であるデータ線ｑの１本に接続される。今、文字
表示が１文字当り縦方向８本の走査線で構成され
ている場合を考えると、第３図ａに示すごとく
「Ｈ」文字表示を実現するためには各走査線毎に
１回、合計８回表示メモリ７を読み出す事にな
り、各縦方向の走査線の１本を選択するのにアド
レス線c′が使われるものである。第２図ｂの消去
位置検出回路２２を用いた場合、制御線１，２，
３がすべて“Ｈ”レベルの時、すなわち第３図ａ
の（H8）の走査時に消去位置が検出される事に
なり、任意の位置から消去開始が可能となる。第
３図ａの（H1）〜（H7）の走査時を利用すると
（H8）走査時、その行はすべて消去されるため、
消去開始位置は行単位となる。
ｂに示すごときゲート回路で構成する事が出来
る。制御線１，２および３はアドレス線c′に接続
され、制御線４は表示データラツチ回路９の出力
であるデータ線ｑの１本に接続される。今、文字
表示が１文字当り縦方向８本の走査線で構成され
ている場合を考えると、第３図ａに示すごとく
「Ｈ」文字表示を実現するためには各走査線毎に
１回、合計８回表示メモリ７を読み出す事にな
り、各縦方向の走査線の１本を選択するのにアド
レス線c′が使われるものである。第２図ｂの消去
位置検出回路２２を用いた場合、制御線１，２，
３がすべて“Ｈ”レベルの時、すなわち第３図ａ
の（H8）の走査時に消去位置が検出される事に
なり、任意の位置から消去開始が可能となる。第
３図ａの（H1）〜（H7）の走査時を利用すると
（H8）走査時、その行はすべて消去されるため、
消去開始位置は行単位となる。
第３図ｂは動作タイミングを示すもので、時間
０〜tCが１文字時間を示し、そのうち時間tbは
CRTC５の表示動作期間に、時間（tC−tb）は、
CPU１が表示メモリ７に読み書きする期間に時
分割されている事を示す。Ａは、第１図、第２図
における制御線ｍを示し、＜CRTC＞期間は
CRTC５からのアドレス線ｃおよび制御線ｑを表
示メモリ７のアドレス線ｄおよび読み出し・書き
込み制御線ｔに接続する。＜CPU＞期間はCPU１
からのアドレス線ｂおよび制御線ｅをそれぞれア
ドレス線ｄおよび読み出し・書き込み制御線ｔに
接続する。今、＜CRTC＞期間において、アドレ
スが表示メモリ７に供給されると、表示メモリ７
のアクセス時間taの後、表示メモリデータ線ｆに
は第３図Ｂに示すごとく、メモリ２の内容が出力
される。このデータは時間tb点においてラツチ９
にセツトされ、ラツチ９の出力であるデータ線ｇ
は第３図Ｃに示す様になる。そして、データ線ｇ
はキヤラクタ・ジエネレータ１０に入力され、キ
ヤラクタ・ジエネレータ１０のアクセス時間（tC
−tb）の後、第３図Ｄに示すごときビデオ信号と
なる表示データがデータラインｈに出力され、そ
れは時間tdでパラレル−シリアル変換器１１で取
り込まれて第３図Ｅに示すごとく、シリアル信号
に変換されてビデオ信号として出力されるもので
ある。
０〜tCが１文字時間を示し、そのうち時間tbは
CRTC５の表示動作期間に、時間（tC−tb）は、
CPU１が表示メモリ７に読み書きする期間に時
分割されている事を示す。Ａは、第１図、第２図
における制御線ｍを示し、＜CRTC＞期間は
CRTC５からのアドレス線ｃおよび制御線ｑを表
示メモリ７のアドレス線ｄおよび読み出し・書き
込み制御線ｔに接続する。＜CPU＞期間はCPU１
からのアドレス線ｂおよび制御線ｅをそれぞれア
ドレス線ｄおよび読み出し・書き込み制御線ｔに
接続する。今、＜CRTC＞期間において、アドレ
スが表示メモリ７に供給されると、表示メモリ７
のアクセス時間taの後、表示メモリデータ線ｆに
は第３図Ｂに示すごとく、メモリ２の内容が出力
される。このデータは時間tb点においてラツチ９
にセツトされ、ラツチ９の出力であるデータ線ｇ
は第３図Ｃに示す様になる。そして、データ線ｇ
はキヤラクタ・ジエネレータ１０に入力され、キ
ヤラクタ・ジエネレータ１０のアクセス時間（tC
−tb）の後、第３図Ｄに示すごときビデオ信号と
なる表示データがデータラインｈに出力され、そ
れは時間tdでパラレル−シリアル変換器１１で取
り込まれて第３図Ｅに示すごとく、シリアル信号
に変換されてビデオ信号として出力されるもので
ある。
発明の効果
以上示すごとく従来では、＜CPU＞期間のみを
使つてCPU１から表示メモリ７に消去データを
書き込んでいたため、消去動作中はCPU１は他
の処理は出来なく、また１＜CPU＞期間のみで
１消去データを書き込む事は一般的には困難で、
出来たとしても非常に高速動作のCPUを使う必
要があり、コストアツプを伴う欠点があり、消去
動作に長時間を必要としていた。本発明によれば
CPUは、消去開始位置に消去開始データを１度
書き込み、消去制御フリツプフロツプセツトする
のみでよく、消去動作状態にあつてもCPUは他
の処理動作を行なう事が可能となる。特に、高
速・多量の入力データを表示処理する場合は極め
て有効で、CRTスクリーン上での表示が一杯に
なつた時、表示を消去して新たに最初から表示さ
せる事も簡単に可能となる。
使つてCPU１から表示メモリ７に消去データを
書き込んでいたため、消去動作中はCPU１は他
の処理は出来なく、また１＜CPU＞期間のみで
１消去データを書き込む事は一般的には困難で、
出来たとしても非常に高速動作のCPUを使う必
要があり、コストアツプを伴う欠点があり、消去
動作に長時間を必要としていた。本発明によれば
CPUは、消去開始位置に消去開始データを１度
書き込み、消去制御フリツプフロツプセツトする
のみでよく、消去動作状態にあつてもCPUは他
の処理動作を行なう事が可能となる。特に、高
速・多量の入力データを表示処理する場合は極め
て有効で、CRTスクリーン上での表示が一杯に
なつた時、表示を消去して新たに最初から表示さ
せる事も簡単に可能となる。
なお、第２図の実施例では、消去終了位置はス
クリーン表示の終つた所にしてあるが、消去位置
検出回路２２の中に消去開始位置検出と同様に消
去終了位置検出回路を設ければよい事は言うまで
もない。そして、消去開始データも、256種（８
ビツトデータの場合）のデータのうち１ケを割り
当てる事も可能である。
クリーン表示の終つた所にしてあるが、消去位置
検出回路２２の中に消去開始位置検出と同様に消
去終了位置検出回路を設ければよい事は言うまで
もない。そして、消去開始データも、256種（８
ビツトデータの場合）のデータのうち１ケを割り
当てる事も可能である。
第１図は陰極線管を用いたキヤラクタデイスプ
レイ装置の構成を示す図、第２図ａ，ｂは本発明
の一実施例における陰極線管デイスプレイ装置の
構成を示す図、第３図ａ，ｂは本発明装置の動作
を示すタイミング図である。 １……CPU、２……メモリ、３……タイミン
グ回路、４……入出力回路、５……CRTコント
ローラ、６……セレクト回路、７……表示メモ
リ、８……バツフア、９……ラツチ回路、１０…
…キヤラクタ・ジエネレータ、１１……パラレル
−シリアル変換器、２０，２１……フリツプフロ
ツプ、２２……消去位置検出回路、２３……消去
データ供給回路。
レイ装置の構成を示す図、第２図ａ，ｂは本発明
の一実施例における陰極線管デイスプレイ装置の
構成を示す図、第３図ａ，ｂは本発明装置の動作
を示すタイミング図である。 １……CPU、２……メモリ、３……タイミン
グ回路、４……入出力回路、５……CRTコント
ローラ、６……セレクト回路、７……表示メモ
リ、８……バツフア、９……ラツチ回路、１０…
…キヤラクタ・ジエネレータ、１１……パラレル
−シリアル変換器、２０，２１……フリツプフロ
ツプ、２２……消去位置検出回路、２３……消去
データ供給回路。
Claims (1)
- １ CPUと、スクリーン表示画面と１対１に対
応する表示メモリと、表示制御回路とを有し、前
記表示メモリに対して第１の周期の略半周期を前
記CPUが、残りの略半周期を前記表示制御回路
がおのおのアクセスするようにセレクト回路を設
けるとともに、前記表示制御回路が第２の周期で
前記表示メモリの全内容を読み出し、表示するよ
うに構成され、かつ前記表示制御回路によつて読
み出された表示内容のうちスクリーンの消去デー
タを検出する第１の検出回路と、前記第１の検出
回路の出力信号により出力を発生し、前記第２の
周期信号で出力を停止する出力制御回路とを設け
前記出力制御回路の出力が発生している期間前記
表示制御回路の前記表示メモリの読み出しアクセ
ス信号を書き込みアクセス信号に変更し、スクリ
ーン消去データを前記表示メモリに書き込むこと
を特徴とする陰極線管デイスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110223A JPS59185A (ja) | 1982-06-25 | 1982-06-25 | 陰極線管デイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110223A JPS59185A (ja) | 1982-06-25 | 1982-06-25 | 陰極線管デイスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185A JPS59185A (ja) | 1984-01-05 |
| JPH0126073B2 true JPH0126073B2 (ja) | 1989-05-22 |
Family
ID=14530200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110223A Granted JPS59185A (ja) | 1982-06-25 | 1982-06-25 | 陰極線管デイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59185A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254537A (ja) * | 1987-04-13 | 1988-10-21 | Kyosan Electric Mfg Co Ltd | デ−タ処理装置のデ−タ比較器 |
| JP3424613B2 (ja) | 1999-08-31 | 2003-07-07 | 日本電気株式会社 | 多孔状感光体およびその製造方法 |
-
1982
- 1982-06-25 JP JP57110223A patent/JPS59185A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59185A (ja) | 1984-01-05 |
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