JPS63309021A - 電圧比較回路 - Google Patents
電圧比較回路Info
- Publication number
- JPS63309021A JPS63309021A JP14587887A JP14587887A JPS63309021A JP S63309021 A JPS63309021 A JP S63309021A JP 14587887 A JP14587887 A JP 14587887A JP 14587887 A JP14587887 A JP 14587887A JP S63309021 A JPS63309021 A JP S63309021A
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- JP
- Japan
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- terminal
- comparator
- resistor
- pnp transistor
- channel fet
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はディジタル通信におけるパルス受信回路等に
用いられる電圧比較回路に関し、特にオープンドレイン
（あるいはオープンコレクタ）形のコンパレータを用い
た電圧比較回路に関する。
用いられる電圧比較回路に関し、特にオープンドレイン
（あるいはオープンコレクタ）形のコンパレータを用い
た電圧比較回路に関する。
「従来の技術」
従来、この種の電圧比較回路は第３図に示すようにオー
プンドレイン（あるいはオープンコレクタ）形のコンパ
レータ２１と、その出力端子２８および電源端子２７間
に接続されたプルアップ抵抗器２２とにより構成されて
いた。コンパレータ２１の非反転入力端子２３に入力さ
れた電圧■１と反転入力端子２４に入力された電圧Ｖ２
とがコンパレータ２１で比較され、その結果が出力端子
２８に出力される。
プンドレイン（あるいはオープンコレクタ）形のコンパ
レータ２１と、その出力端子２８および電源端子２７間
に接続されたプルアップ抵抗器２２とにより構成されて
いた。コンパレータ２１の非反転入力端子２３に入力さ
れた電圧■１と反転入力端子２４に入力された電圧Ｖ２
とがコンパレータ２１で比較され、その結果が出力端子
２８に出力される。
「発明が解決しようとする問題点」
上述した従来の電圧比較回路は、非反転入力端子２３の
電位をｖ、［Ｖｌ、反転入力端子２４の電位をｖ２Ｉｌ
ｖｌ、出力端子２８ノ電位ヲｖＯ（ｖｌｌ、ｌ’ ／’
７７ ／’抵抗器２２の抵抗値をＲＯ回、電源端子２
７の電位なりＤＤＭとすると、 Ｍｌ＜Ｖ２ のとき、 Ｖｏ＝Ｏ凹 となり、プルアップ抵抗器２２に なる電流が流れ、 なる電力がプルアップ抵抗器２２で消費される。
電位をｖ、［Ｖｌ、反転入力端子２４の電位をｖ２Ｉｌ
ｖｌ、出力端子２８ノ電位ヲｖＯ（ｖｌｌ、ｌ’ ／’
７７ ／’抵抗器２２の抵抗値をＲＯ回、電源端子２
７の電位なりＤＤＭとすると、 Ｍｌ＜Ｖ２ のとき、 Ｖｏ＝Ｏ凹 となり、プルアップ抵抗器２２に なる電流が流れ、 なる電力がプルアップ抵抗器２２で消費される。
このようなプルアップ抵抗器２２での電力消費を低減す
る一方法として、プルアップ抵抗器２２の抵抗値式を大
きくするという方法がある。しかし、一般的に出力端子
２８および負電源入力端子２６間には浮遊容量Ｃ８が存
在するため、Ｖｌ （Ｖ２の状態からＶｌ）Ｖ２の状態
に変化したとき、第４図に示すように、出力端子２８の
出力波形の立上がり部分に１なまり′が発生し、プルア
ップ抵抗器２２の抵抗値珈の増大は、この１なまり“を
悪化させてしまう。
る一方法として、プルアップ抵抗器２２の抵抗値式を大
きくするという方法がある。しかし、一般的に出力端子
２８および負電源入力端子２６間には浮遊容量Ｃ８が存
在するため、Ｖｌ （Ｖ２の状態からＶｌ）Ｖ２の状態
に変化したとき、第４図に示すように、出力端子２８の
出力波形の立上がり部分に１なまり′が発生し、プルア
ップ抵抗器２２の抵抗値珈の増大は、この１なまり“を
悪化させてしまう。
従って、このような電圧比較回路では特に高速動作が要
求される場合、プルアップ抵抗器２２の抵抗値ＲＯをあ
まり大きくすることはできず、プルアップ抵抗器２２で
の電力消費ｐｏが大きくなってしま５という欠点がある
。
求される場合、プルアップ抵抗器２２の抵抗値ＲＯをあ
まり大きくすることはできず、プルアップ抵抗器２２で
の電力消費ｐｏが大きくなってしま５という欠点がある
。
「問題点を解決するための手段」
この発明の電圧比較回路は一端が電源に接続された第１
の抵抗器と、 第１の抵抗器の他端にエミッタ端子（ソース端子）が接
続された第１のＰＮＰ トランジスタ（第１のＰチャネ
ルＦＥＴ）および第２のＰＮＰ トランジスタ（第２の
ＰチャネルＦＥＴ）と、一端が第１のＰＮＰ トランジ
スタ（第１のＰチャネルＦＥＴ ）のベース端子（ゲー
ト端子）に接続され、他端が第２のＰＮＰ トランジス
タ（第２のＰチャネルＦＥＴ ）のコレクタ端子（ドレ
イン端子）に接続された第２の抵抗器および第１のコン
デンサと、 一端が第２のＰＮＰ トランジスタ（第２のＰチャネル
ＦＥＴ）のベース端子（ゲート端子）に接続され、他端
が第１のＰＮＰ トランジスタ（第１のＰチャネルＦＥ
Ｔ）のコレクタ端子（ドレイン端子）に接続された第３
の抵抗器および第２のコンデンサと、 出力端子が第１のＰＮＰトランジスタ（第１のＰチャネ
ルＦＥＴ ）のコレクタ端子（ドレイン端子）に接続さ
れた第１のオープンドレイン（あるいはオープンコレク
タ）形コンパレータと、出力端子が第２のＰＮＰ トラ
ンジスタ（第２のＰチャネルＦＥＴ ）のコレクタ端子
（ドレイン端子）に接続され、かつ、非反転入力端子が
第１のコン、パレータの反転入力端子に接続され、かつ
、反転入力端子が第１のコンパレータの非反転入力端子
に接続された第２のオープンドレイン（あるいはオープ
ンコレクタ）形コンパレータとにより構成される。
の抵抗器と、 第１の抵抗器の他端にエミッタ端子（ソース端子）が接
続された第１のＰＮＰ トランジスタ（第１のＰチャネ
ルＦＥＴ）および第２のＰＮＰ トランジスタ（第２の
ＰチャネルＦＥＴ）と、一端が第１のＰＮＰ トランジ
スタ（第１のＰチャネルＦＥＴ ）のベース端子（ゲー
ト端子）に接続され、他端が第２のＰＮＰ トランジス
タ（第２のＰチャネルＦＥＴ ）のコレクタ端子（ドレ
イン端子）に接続された第２の抵抗器および第１のコン
デンサと、 一端が第２のＰＮＰ トランジスタ（第２のＰチャネル
ＦＥＴ）のベース端子（ゲート端子）に接続され、他端
が第１のＰＮＰ トランジスタ（第１のＰチャネルＦＥ
Ｔ）のコレクタ端子（ドレイン端子）に接続された第３
の抵抗器および第２のコンデンサと、 出力端子が第１のＰＮＰトランジスタ（第１のＰチャネ
ルＦＥＴ ）のコレクタ端子（ドレイン端子）に接続さ
れた第１のオープンドレイン（あるいはオープンコレク
タ）形コンパレータと、出力端子が第２のＰＮＰ トラ
ンジスタ（第２のＰチャネルＦＥＴ ）のコレクタ端子
（ドレイン端子）に接続され、かつ、非反転入力端子が
第１のコン、パレータの反転入力端子に接続され、かつ
、反転入力端子が第１のコンパレータの非反転入力端子
に接続された第２のオープンドレイン（あるいはオープ
ンコレクタ）形コンパレータとにより構成される。
「実施例」
次にこの発明について図面を参照して説明する。
第１図はこの発明の一実施例を示すブロック図である。
この電圧比較回路は一端が電源に接続された第１の抵抗
器１と、 第１の抵抗器１の他端にエミッタ端子が接続された第１
のＰＮＰトランジスタ２および第２のＰＮＰトランジス
タ３と、 一端が第１のＰＮＰ トランジスタ２のベース端子に接
続され、他端が第２のＰＮＰ トランジスタ３のコレク
タ端子に接続された第２の抵抗器４および第１のコンデ
ンサ５と、 一端が第２のＰＮＰ トランジスタ３のベース端子に接
続され、他端が第１のＰＮＰ トランジスタ２のコレク
タ端子に接続された第３の抵抗器６および第２のコンデ
ンサ７と、 出力端子が第１のＰＮＰ トランジスタ２のコレクタ端
子に接続された第１のオープンドレイン（あるいはオー
プン；レクタ）形コンパレータ８と、 出力端子が第２のＰＮＰ トランジスタ３のコレクタ端
子に接続され、かつ、非反転入力端子が第１のコンパレ
ータ８の反転入力端子に接゛続され、かつ、反転入力端
子が第１のコンパレータ８の非反転入力端子に接続され
た第２のオープンドレイン（あるいはオープンコレクタ
）形コンパレータ９とにより構成され、第１のコンパレ
ータ８の反転入力端子より非反転入力端子１０が、非反
転入力端子より反転入力端子１１がそれぞれ導出され、
第２コンパレータ９の出力端子から出力端子１２が導出
されている。
器１と、 第１の抵抗器１の他端にエミッタ端子が接続された第１
のＰＮＰトランジスタ２および第２のＰＮＰトランジス
タ３と、 一端が第１のＰＮＰ トランジスタ２のベース端子に接
続され、他端が第２のＰＮＰ トランジスタ３のコレク
タ端子に接続された第２の抵抗器４および第１のコンデ
ンサ５と、 一端が第２のＰＮＰ トランジスタ３のベース端子に接
続され、他端が第１のＰＮＰ トランジスタ２のコレク
タ端子に接続された第３の抵抗器６および第２のコンデ
ンサ７と、 出力端子が第１のＰＮＰ トランジスタ２のコレクタ端
子に接続された第１のオープンドレイン（あるいはオー
プン；レクタ）形コンパレータ８と、 出力端子が第２のＰＮＰ トランジスタ３のコレクタ端
子に接続され、かつ、非反転入力端子が第１のコンパレ
ータ８の反転入力端子に接゛続され、かつ、反転入力端
子が第１のコンパレータ８の非反転入力端子に接続され
た第２のオープンドレイン（あるいはオープンコレクタ
）形コンパレータ９とにより構成され、第１のコンパレ
ータ８の反転入力端子より非反転入力端子１０が、非反
転入力端子より反転入力端子１１がそれぞれ導出され、
第２コンパレータ９の出力端子から出力端子１２が導出
されている。
次にこの電圧比較回路の動作について説明する。
第１図において、入力端子１０．１１にそれぞれ印加さ
れる電圧Ｖｌ、Ｖ２がまずＶｌ＜Ｖ２の状態を考えると
、 コンパレータ９：ＯＮ（出力が低レベル″Ｌ”の状態） コンパレータ８：０ＦＦ（出力カ高しヘル″Ｈ”の状態
） トランジスタ２ ： ＯＮ トランジスタ３ ： ＯＦＦ の状態に安定する。このときトランジスタ２，３および
コンパレータ８，９（の出力段トランジスタ）を簡略的
にスイッチに置き換えて等価回路を書くと第２図（ａｌ
となる。
れる電圧Ｖｌ、Ｖ２がまずＶｌ＜Ｖ２の状態を考えると
、 コンパレータ９：ＯＮ（出力が低レベル″Ｌ”の状態） コンパレータ８：０ＦＦ（出力カ高しヘル″Ｈ”の状態
） トランジスタ２ ： ＯＮ トランジスタ３ ： ＯＦＦ の状態に安定する。このときトランジスタ２，３および
コンパレータ８，９（の出力段トランジスタ）を簡略的
にスイッチに置き換えて等価回路を書くと第２図（ａｌ
となる。
また、第１図においてＶｌ〉■２の状態を考えると、コ
ンパレータ９ ： ＯＦＦ コンパレータ８：ＯＮ トランジスタ２ ： ＯＦＦ トランジスタ３：ＯＮ の状態に安定する。このとき、トランジスタ２゜３およ
びコンパレータ８，９（の出力段トランジスタ）を簡略
的にスイッチに置き換えて等価回路を書くと第２図（ｂ
）となる。
ンパレータ９ ： ＯＦＦ コンパレータ８：ＯＮ トランジスタ２ ： ＯＦＦ トランジスタ３：ＯＮ の状態に安定する。このとき、トランジスタ２゜３およ
びコンパレータ８，９（の出力段トランジスタ）を簡略
的にスイッチに置き換えて等価回路を書くと第２図（ｂ
）となる。
第２図（ａ）、 （ｂ）から明らかなようにＶｔ （Ｖ
２のとき出力端子１２の出力電圧ＶＯは■０−”Ｌ”（
＝０（Ｖ：））、またＶｌ＞Ｖ２のときＶｏ−“Ｈ”（
−ＶＤＤ （Ｖ） ）となり、いずれの安定状態におい
ても抵抗器１に電流が流れない。なお第１図において、
コンデンサ５およびコンデンサ７はＶｏ＝“Ｈ”とＶｏ
−“Ｌ”との変化を俊敏にするためのスピードアップコ
ンデンサであり、抵抗器１ ハＶｏ＝ ”Ｈ” トＶｏ
＝ ”Ｌ” トノ変化の瞬間でのＶＤＤ〜ＯＶ間の電流
を制限するための抵抗器である。
２のとき出力端子１２の出力電圧ＶＯは■０−”Ｌ”（
＝０（Ｖ：））、またＶｌ＞Ｖ２のときＶｏ−“Ｈ”（
−ＶＤＤ （Ｖ） ）となり、いずれの安定状態におい
ても抵抗器１に電流が流れない。なお第１図において、
コンデンサ５およびコンデンサ７はＶｏ＝“Ｈ”とＶｏ
−“Ｌ”との変化を俊敏にするためのスピードアップコ
ンデンサであり、抵抗器１ ハＶｏ＝ ”Ｈ” トＶｏ
＝ ”Ｌ” トノ変化の瞬間でのＶＤＤ〜ＯＶ間の電流
を制限するための抵抗器である。
「発明の効果」
以上説明したようにこの発明はオーブンドレイｙｃある
いはオープンコレクタ）形コンパレータおよびＰＮＰ
トランジスタを２個ずつ用い、両者のスイッチング動作
により１Ｈ”レベル ＩＩＬ″レベル出力を得、高速動
作を維持したまま、プルアップ抵抗器での電力消費を極
めて小さくできるという効果がある。
いはオープンコレクタ）形コンパレータおよびＰＮＰ
トランジスタを２個ずつ用い、両者のスイッチング動作
により１Ｈ”レベル ＩＩＬ″レベル出力を得、高速動
作を維持したまま、プルアップ抵抗器での電力消費を極
めて小さくできるという効果がある。
なおＰＮＰ トランジスタの代わりにＰチャネルＦＥＴ
を用い、エミッタ端子をソース端子に、ベース端子をゲ
ート端子に、コレクタ端子をドレイン端子にそれぞれ端
子変更することにより同様な効果が得られる。
を用い、エミッタ端子をソース端子に、ベース端子をゲ
ート端子に、コレクタ端子をドレイン端子にそれぞれ端
子変更することにより同様な効果が得られる。
第１図はこの発明の電圧比較回路の一実施例を示す回路
図、第２図はこの発明の電圧比較回路の動作概略を示す
説明図、第３図は従来の電圧比較回路の一例を示す回路
図、第４図は従来の電圧比較回路の動作波形を示す説明
図である。 オ １ 図 ＤＤ 反転入力堝予 オ ２ ス ＯＯ ム
図、第２図はこの発明の電圧比較回路の動作概略を示す
説明図、第３図は従来の電圧比較回路の一例を示す回路
図、第４図は従来の電圧比較回路の動作波形を示す説明
図である。 オ １ 図 ＤＤ 反転入力堝予 オ ２ ス ＯＯ ム
Claims (1)
- （１）一端が電源に接続された第１の抵抗器と、前記第
１の抵抗器の他端にエミッタ端子（ソース端子）が接続
された第１のＰＮＰトランジスタ（第１のＰチャネルＦ
ＥＴ）および第２のＰＮＰトランジスタ（第２のＰチャ
ネルＦＥＴ）と、一端が前記第１のＰＮＰトランジスタ
（第１のＰチャネルＦＥＴ）のベース端子（ゲート端子
）に接続され、かつ、他端が前記第２のＰＮＰトランジ
スタ（第２のＰチャネルＦＥＴ）のコレクタ端子（ドレ
イン端子）に接続された第２の抵抗器およびその第２の
抵抗器に並列に接続された第１のコンデンサと、 一端が前記第２のＰＮＰトランジスタ（第２のＰチャネ
ルＦＥＴ）のベース端子（ゲート端子）に接続され、か
つ、他端が前記第１のＰＮＰトランジスタ（第１のＰチ
ャネルＦＥＴ）のコレクタ端子（ドレイン端子）に接続
された第３の抵抗器およびその第３の抵抗器に並列に接
続された第２のコンデンサと、 出力端子が前記第１のＰＮＰトランジスタ（第１のＰチ
ャネルＦＥＴ）のコレクタ端子（ドレイン端子）に接続
された第１のオープンドレイン（あるいはオープンコレ
クタ）形コンパレータと、出力端子が前記第２のＰＮＰ
トランジスタ（第２のＰチャネルＦＥＴ）のコレクタ端
子（ドレイン端子）に接続され、かつ、非反転入力端子
が前記第１のコンパレータの反転入力端子に接続され、
かつ、反転入力端子が前記第１のコンパレータの非反転
入力端子に接続された第２のオープンドレイン（あるい
はオープンコレクタ）形コンパレータとにより構成され
、 前記第１のコンパレータの両入力端子から反転入力端子
および非反転入力端子が導出され、前記第１のコンパレ
ータ又は第２のコンパレータの出力端子から出力端子が
導出された電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587887A JPS63309021A (ja) | 1987-06-10 | 1987-06-10 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587887A JPS63309021A (ja) | 1987-06-10 | 1987-06-10 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63309021A true JPS63309021A (ja) | 1988-12-16 |
Family
ID=15395138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14587887A Pending JPS63309021A (ja) | 1987-06-10 | 1987-06-10 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63309021A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
| JPS5763928A (en) * | 1980-10-06 | 1982-04-17 | Matsushita Electric Ind Co Ltd | Comparing circuit for ad converter |
-
1987
- 1987-06-10 JP JP14587887A patent/JPS63309021A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
| JPS5763928A (en) * | 1980-10-06 | 1982-04-17 | Matsushita Electric Ind Co Ltd | Comparing circuit for ad converter |
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