JPS6331114B2

JPS6331114B2 -

Info

Publication number: JPS6331114B2
Application number: JP55180952A
Authority: JP
Inventors: Fujio Masuoka; Hisakazu Iizuka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-12-20
Filing date: 1980-12-20
Publication date: 1988-06-22
Also published as: JPS57104264A

Description

【発明の詳細な説明】この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書き込みあるいは消去が可能
であり、これを大きく別けると紫外線消去型のも
のと電気的消去型のものの２つになる。このうち
紫外線消去型のEP−ROMは１つのメモリセルを
１つのトランジスタで構成することができるため
に高集積化が可能であり、現在までに32Kビツト
および64Kビツトの集積度を持つものが開発され
ている。しかしながらこの紫外線消去型のものは
紫外線を通すパツケージを必要とするため、価格
が高価となる。一方、電気的消去型のものは（こ
れを特にE²P−ROM（Electrically Erasable Ｐ
−ROM）と称する）、１つのメモリセルを最低
２つのトランジスタで構成するために、集積度を
あまり高くすることはできず、現在までに16Kビ
ツトの集積度を持つものまでしか発表されていな
い。しかしこの電気的消去型のものはパツケージ
として安価なプラスチツクが使用可能なため、製
造コストを低くすることができるという利点をも
つている。

このうち第１図は、1980年２月、ISSCCにおい
て発表された、１つのメモリセルを２つのトラン
ジスタで構成した従来のE²P−ROMの１つのメ
モリセル部分を示す構成図である。図において１
はデイジツト線、あ２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、上記従
来の欠点を除去することができるとともに、特に
データ消去時に浮遊ゲートから効率良く電荷を排
出することができる半導体記憶装置を提供するこ
とにある。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明の第１の実施
例の構成を示すものであり、メモリセル４ビツト
分が示されている。このうち第２図ａはパターン
平面図、第２図ｂは同図ａの−′線に沿う構
造断面図、第２図ｃは同図ａの−′線に沿う
構造断面図、第２図ｄは同図ａの−′線に沿
う構造断面図である。第２図において１１はＰ型
シリコンからなる半導体基板であり、この基板１
１の表面にはゲート絶縁膜１２ａ，１２ｂ，１２
ｃ，１２ｄが一定の間隔でXYマトリクス状に配
置形成されている。さらに上記基板１１の表面に
は、図中上下方向に隣り合う２個所のゲート絶縁
膜１２ａと１２ｃ、１２ｂと１２ｄを対とし、こ
のゲート絶縁膜対相互間にはフイールド絶縁膜１
３が形成されている。またこのフイールド絶縁膜
１３上には、ＰあるいはAsを含むをポリシリコ
ンからなる第１層目の導電体層１４が形成されて
いる。さらに上記各ゲート絶縁膜１２ａ，１２
ｂ，１２ｃ，１２ｄ上には、ポリシリコンからな
る第２層目の導電体層１５ａ，１５ｂ，１５ｃ，
１５ｄそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１４に対して
左側に位置している２箇所の第２層目の導電体層
１５ａ，１５ｃの各右側端部は、絶縁膜１６を介
して上記第１層目の導電体層１４の左側端部と重
なり合つている。また導電体層１４に対して右側
に位置している２箇所の第２層目の導電体層１５
ｂ，１５ｄの各左側端部は、上記絶縁膜１６を介
して導電体層１４の右側端部と重なり合つてい
る。さらにまた図中左右の方向に隣り合う第２層
目の導電体層１５ａ，１５ｂ上にはこれを覆うよ
うに絶縁膜１７を介して、この両導電体層１５
ａ，１５ｂとほぼ同じ幅に設定されたポリシリコ
ンからなる第３層目の導電体層１８Ａが形成され
ると共に、これと同様に図中左右の方向に隣り合
う第２層目の導電体層１５ｃ，１５ｄ上にはこれ
を覆うように、上記絶縁膜１７を介して、この両
導電体層１５ｃ，１５ｄとほぼ同じ幅に設定され
たポリシリコンからなるもう一つの第３層目の導
電体層１８Ｂが形成されている。そしてまた、図
中上下方向に隣り合う２箇所のゲート絶縁膜１２
ａと１２ｃとの間の基板１１の表面領域には、
N⁺型半導体層１９Ａが形成され、これと同様に
２箇所のゲート絶縁膜１２ｂと１２ｄとの間の基
板１１の表面領域には、N⁺型半導体層１９Ｂが
形成されている。さらに各ゲート絶縁膜１２ａ，
１２ｂ，１２ｃ，１２ｄに対して、上記N⁺型半
導体導体層１９Ａあるいは１９Ｂ形成側とは反対
側の基板１１の表面領域には、連続したN⁺型半
導体層１９Ｃが形成されている。また上記第３層
目の導電体層１８Ａ，１８Ｂ上には、絶縁膜２０
を介してAlからなる第４層目の導電体層２１Ａ，
２１Ｂが形成てされていて、このうちの一方の導
電体層２１Ａと前記N⁺型半導体層１９Ａとがコ
ンタクトホール２２Ａによつて接続され、他方の
導電体層２１Ｂと前記N⁺型半導体層１９Ｂとが
もう１つのコンタクトホール２２Ｂによつて接続
されている。そして前記N⁺型半導体層１９Ｃは
基準電位点たとえば接地電位点に接続されてい
る。

また第２図ａにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
１ビツト分のメモリセルを示し、このメモリセル
は第２図ｂから明らかなように、第２層目の導電
体層１５をフローテイングゲート（浮遊ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）とするMOSトランジス
タから構成され、さらに第２図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板１１に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
１３上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第２図ｂに示すように、上記重なり合つてい
る部分において、第２層目の導電体層１５すなわ
ちフローテイングゲートが、第１層目の導電体層
１４すなわちイレースゲートの上部に位置し、基
板１１と導電体層１４との間の距離が基板１１と
導電体層１５との間の距離よりも短かくなつてい
る。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま、
第３図中のメモリセルＭ１に注目すると、初期状
態ではこのメモリセルＭ１のフローテイングゲー
トFGには電子が注入されておらず、そのしきい
電圧V_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧V_THが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧V_THが低くければ、この
メモリセルＭ１はオンし、一方のデイジツト線３
１からメモリセルＭ１を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧V_THが高ければ、このメモリ
セルＭ１はオフとなり電流は流れない。この時、
メモリセルＭ１を介して電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲まれ他とは絶縁分離されているので、こ
こにいつたん注入された電子は通常の使用状態に
おいては外に逃げることができず、したがつてデ
ータ不揮発性の記憶装置として使用することがで
きる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に排出される。この結果、こ
のメモリセルＭ１のしきい電圧V_THは、初期状態
と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
５ボルトの正極性の電源があればよく、また＋
５ボルトの電圧から昇圧回路によつて＋20ボル
ト、＋40ボルトを得るようにすれば電源は＋５
ボルトの一つで済ませることもできる。したが
つて印刷配線等に実装した状態でデータ書き込
み、消去および読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示す第１の実施例の半導体記憶装
置を製造するための製造方法の一例を、第４図ａ
ないしｅに示すパターン平面図および第５図ａな
いしｅに示すそれらの−′線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１の表面に光触刻法により絶縁膜を1μｍ成長
させてフイールド絶縁膜１３，１３′を形成し、
さらに第４図ａ中の斜線を付した領域にＰあるい
はAsをインプランテーシヨン法あるいは拡散法
によつて拡散し、N⁺型半導体層１９c′を形成す
る。上記拡散終了後、上記フイールド絶縁膜１
３，１３′形成領域以外の領域の基板１１表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜１２を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜２３を形成する。次に
基板１１の全体に6000Åの厚みのポリシリコンを
成長させ、これにＰあるいはAsをドーピングし
た後、光触刻法によつて第４図ｂの実線領域に第
１層目の導電体層１４を形成する。ここで隣り合
うフイールド絶縁膜１３′上には上記第１層目の
導電体層１４を形成していない例を示している
が、これは必要に応じて形成してもよい。次に上
記第１層目の導電体層形成後、第４図ｃおよび第
５図ｃに示すように、熱酸化法によつて500Åの
厚さの絶縁膜１６を成長させ、さらにこれに続い
てCVD法により5000Åの厚さのポリシリコン膜
を成長させ、これを光触刻法を適用してフローテ
イングゲートとしての第２層目の導電体層１５
ａ，１５ｂ，１５ｃ，１５ｄを形成する。ここで
第５図ｃには、図から明らかなようにフローテイ
ングゲートとなる導電体層１５ａ，１５ｂのフイ
ールド絶縁膜１３上に延在する一方側の端部のみ
が絶縁膜１６を介して第１層目の導電体層１４と
少なくとも一部が重なり合う例を示した。そして
導電体層１５ａ，１５ｂの他端については導電体
層１４と重なり合つていない。フローテイングゲ
ート形成後、第４図ｄおよび第５図ｄに示すよう
に、熱酸化法によつて1000〜2000Åの厚さの絶縁
膜１７を形成し、その上にポリシリコンを堆積形
成しこれに光触刻法を適用してコントロールゲー
トとなる第３層目の導電体層１８Ａ，１８Ｂを形
成すると同時に第２層目の導電体層１５ａ，１５
ｂ，１５ｃ，１５ｄをセルフアラインにより形成
する。次に第４図ｅ中の斜線を付した領域にＰあ
るいはAsを拡散してN⁺型半導体層１９Ａ，１９
Ｂ，１９Ｃを形成する。さらに第４図ｅおよび第
５図ｅに示すように、基板１１全体に絶縁膜２０
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第４層目の導電体層２１Ａ，
２１Ｂを形成すると共に、コンタクトホール２２
Ａ，２２Ｂによつて上記N⁺型半導体層１９Ａ，
１９Ｂそれぞれと接触することにより半導体記憶
装置は完成する。第６図ａないしｃはこの発明の
第２の実施例の構成を示すものであり、第６図ａ
はパターン平面図、第６図ｂは同図ａの−′
線に沿う構造断面図、第６図ｃは同図ａの−
′線に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ，
１１２ｂと１１２ｅ，１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｃの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、これら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５
ｅ，１１５ｆ上には、これを覆うように上記絶縁
膜１１７を介して、これら各導電体層１１５ｄ，
１１５ｅ，１１５ｆとほぼ同じ幅に設定されたポ
リシリコンからなるもう１つの第３層目の導電体
層１１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１１２
ａと１１２ｄとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ａが形成され、また２箇所
のゲート絶縁膜１１２ｂと１１２ｅとの間の基板
１１１の表面領域にはN⁺型半導体層１１９Ｂが、
同様に２箇所のゲート絶縁膜１１２ｃと１１２ｅ
との間の基板１１１の表面領域にはN⁺型半導体
層１１９Ｃが形成されている。さらに各ゲート絶
縁膜１１２ａ〜１１２ｅに対して、上記N⁺型半
導体層１１９Ａ，１１９Ｂ，１１９Ｃ形成側とは
反対側の基板１１１の表面領域には、連続した
N⁺型半導体層１１９Ｄが形成されている。また
上記第３層目の導電体層１１８Ａ，１１８Ｂ上に
は、絶縁膜１２０を介してAlからなる配線層１
２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成さ
れていて、このうち１つの配線層１２１Ａと前記
N⁺型半導体層１１９Ａとがコンタクトホール１
２２Ａによつて接続され、配線層１２１ＢとN⁺
型半導体層１１９Ｂとがコンクタトホール１２２
Ｂによつて接続され、配線層１２１Ｃと前記第１
層目の導電体層１１４とがコンタクトホール１２
２Ｃによつて接続され、また配線層１２１Ｄと
N⁺型半導体層１１９Ｃとがコンタクトホール１
２２Ｄによつて接続されている。そして前記N⁺
型半導体層１１９Ｄは基準電位点たとえば接地電
位点に接続されている。

また第６図ａにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
１ビツト分のメモリセルを示し、このメモリセル
は第２層目の導電体層１１５をフローテイングゲ
ート（浮遊ゲート）、第３層目の導電体層１１８
をコントロールゲート（制御ゲート）、第１層目
の導電体層１１４をイレースゲート（消去ゲー
ト）、N⁺型半導体層１１９Ｂをドレイン、N⁺型
半導体層１１９ＤをソースとするMOSトランジ
スタから構成され、さらに第６図ｂに示す２ビツ
ト分をみた場合、上記コントロールゲートとイレ
ースゲートはそれぞれ共通であり、イレースゲー
トに関して左右対称に構成された一対のMOSト
ランジスタから構成されている。そして上記コン
トロールゲートは絶縁膜を介して半導体基板１１
１上に設けられ、またフローテイングゲートとイ
レースゲートは上記コントロールゲートと基板１
１１によつて挾まれた絶縁膜内に並設された構成
となつている。またイレースゲートはフイールド
絶縁膜１１３上に形成されているため、各フロー
テイングゲートとイレースゲートとの重なり合つ
ている部分はフイールド領域内に存在することに
なる。さらに第６図ｂに示すように、上記重なり
合つている部分において、第２層目の導電体層１
１５すなわちフローテイングゲートが、第１層目
の導電体層１１４すなわちイレースゲートの上記
に位置し、基板１１１と導電体層１１４との間の
距離が基板１１１と導電体層１１５との間の距離
よりも短かくなつている。また第６図ａから明ら
かなように、前記第１層目の導電体層１１４は４
ビツトのメモリセルに対して１箇所だけ設けら
れ、この各１箇所の導電体層１１４は１箇所のコ
ンタクトホール１２２Ｃで前記配線層１２１Ｃと
接続されている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記実施例装置では前記実施例装置のもつ
〜の効果の他に、次の〜の効果も得るこ
とができる。

イレースゲート（第１層目の導電体層１４）
を構成するポリシリコンによつて配線をするの
ではなく、Alからなる配線層２１Ｃによつて
消去線を配線形成するようにしたので、この消
去線と基板との間の絶縁膜の厚さを比較的厚く
することができ、したがつて消去線に高い電圧
を印加してもリークが発生することはない。

イレースゲートと配線層２１Ｃとを接続する
コンタクトホールは、メモリセル４ビツトに１
箇所設ければよいので、１ビツト当りのコンク
タト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶囲
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第６図に示す第２の実施例の半導体記憶装
置を製造するための製造方法の一例を、第７図ａ
ないしｅに示すパターン平面図および第８図ａな
いしｅに示すそれらの−′線に沿う断面図を
用いて説明する。まず、第７図ａおよび第８図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１１の表面に光触刻法により絶縁膜を1μｍ成
長させてフイールド絶縁膜１１３，１１３′を形
成する。なおこのとき、フイールド絶縁膜１１
３，１１３′間には膜厚の薄い絶縁膜１２３が形
成されている。次に基板１１１の全面に6000Åの
厚みにポリシリコンを成長させ、これにＰあるい
はAsをドーピングした後、光触刻法によつて第
７図ｂ中実線で示すように上記１箇所のフイール
ド絶縁膜１１３上に第１層目の導電体層１１４を
形成する。ここで隣り合うフイールド絶縁膜１１
３′上には上記導電体層１１４を形成していない
例を示しているが、これは必要に応じて形成して
もよい。次に第１層目の導電体層１１４形成後、
第７図ｃおよび第８図ｃに示すように、熱酸化法
によつて500Åの厚さの酸化膜を成長させて前記
ゲート絶縁膜１１２ａ〜１１２ｆおよび絶縁膜１
１６を形成し、さらに続いてCVD法により5000
Åの厚さにポリシコンを成長させ、これを光触刻
法を適用してフローテイングゲートとしての第２
層目の導電体層１１５ａ〜１１５ｆを形成する。
ここで第８図ｃには、図から明らかなように、フ
ローテイングゲートとなる導電体層１１５，１１
５ｃのフイールド絶縁膜１１３上に延在する一方
側の端部のみが絶縁膜１１６を介して第１層目の
導電体層１１４と少なくとも一部が重なり合う例
を示した。そして導電体層１１５ｂ，１１５ｃの
他端については導電体層１１４と重なり合つてい
ない。フローテイングゲート形成後は、第７図ｄ
および第８図ｄに示すように、熱酸化法によつて
1000Å〜2000Åの厚さの絶縁膜１１７を形成し、
その上にポリシリコンを堆積形成し、これに光触
刻法を適用してコントロールゲートとなる第３層
目の導電体層１１８Ａ，１１８Ｂを形成すると同
時に第２層目の導電体層１１５ａ〜１１５ｆをセ
ルフアラインにより形成する。次に第７図ｅ中の
斜線を付した領域にＰあるいはAsを拡散してド
レインとなるN⁺型半導体層１１９Ａ，１１９Ｂ，
１１９ＣおよびソースとなるN⁺型半導体層１１
９Ｄそれぞれを形成する。さらに第７図ｅおよび
第８図ｅに示すように、基板１１１全体に絶縁膜
１２０およびAl膜を連続して堆積形成し、この
Al膜に光触刻法を適用して配線層１２１Ａ，１
２１Ｂ，１２１Ｃ，１２１Ｄを形成する。なおこ
のとき予めコンタクトホール１２２Ａ，１２２
Ｂ，１２２Ｃ，１２２Ｄを開孔しておき、コンタ
クトホール１２２Ａ，１２２Ｂ，１２２Ｄそれぞ
れによつてN⁺型半導体層１１９Ａ，１１９Ｂ，
１１９Ｃと配線層１２１Ａ，１２１Ｂ，１２１Ｄ
それぞれを、コンタクトホール１２２Ｃによつて
第１層目の導電体層１１４と配線層１２１Ｃとを
接続することによりこの半導体記憶装置は完成す
る。

第９図はこの発明の第３の実施例の構成を示す
パターン平面図である。この実施例装置が前記第
２図に示す第１の実施例装置と異なるところは、
フイールド絶縁膜１３上において、第１層目の導
電体層１４と第３層目の導電体層１８Ａまたは１
８Ｂとの間に絶縁膜２４ａ，２４ｂそれぞれを形
成して、導電体層１４と導電体層１８Ａまたは１
８Ｂとの間に介在する絶縁膜の膜厚を導電体層１
４と導電体層１５との間に介在する絶縁膜１６の
ものよりも十分に厚くするようにしたものであ
る。そしてたとえば、上記絶縁膜１６の膜厚を
500〜1000Åとすれば、上記導電体層１４と導電
体層１８Ａまたは１８Ｂとの間に介在する絶縁膜
の膜厚は2000〜3000Å以上に設定される。

このようにこの実施例装置では、イレースゲー
ト（第１層目の導電体層１４）とコントロールゲ
ート（第３層目の導電体層１８）とが膜厚の厚い
絶縁膜によつて絶縁分離されているため、データ
消去の際、すなわちイレースゲートに高電圧を印
加してフローテイングゲート（第２層目の導電体
層１５）から電子をフイールドエミツシヨンによ
つて排出する際、フローテイングゲートから電子
を効率良く排出することができる。またフローテ
イングゲートとコントロールゲートとの間には電
流が流れないため、データ消去の際に必要とする
高電圧たとえば＋40ボルトの電圧の電流容量は小
さなもので済む。したがつて、この高電圧は同一
チツプに内蔵された電圧回路を用いて、たとえば
＋５ボルトの電源から作ることができ、前記デー
タ書き込み時に用いられるたとえば＋20ボルトの
電圧も電圧昇圧回路を用いて作るとすれば、単一
の電源によつて動作が可能になる。さらにまた導
電体層１４と導電体層１８との間の容量C_CEを極
めて小さくすることができる。

第１０図ａないしｅに示すパターン平面図およ
び第１１図ａないしｅに示すそれらの−′線
に沿う断面図は、上記第９図に示す第３の実施例
装置の製造方法の一例を説明するためのものであ
り、そのほとんどの製造工程は前記第２図に示す
第１の実施例装置の場合と同様であるので、異な
る工程のみを抽出して説明する。第１層目の導電
体層１４形成後は、第１０図ｃおよび第１１図ｃ
に示すように、光触刻法を適用してフローテイン
グゲートとしての第２層目の導電体層１５ａ，１
５ｂ，１５ｃ，１５ｄを形成し、さらにその上に
CVD法によつて2000Å〜3000Åの酸化膜を全面
形成する。そして次に光触刻法によつて、フイー
ルド絶縁膜１３上でかつ導電体層１５ａと１５ｂ
とが対向隣接している位置付近および導電体層１
５ｃと１５ｄとが対向隣接している位置付近、す
なわち第１０図ｅ中斜線を付した領域にのみ上記
CVD法によつて形成された酸化膜を残して、絶
縁膜２４ａ，２４ｂを形成する。この後は前記実
施例の場合と同様であるので説明は省略する。

このようにこの製造方法によれば、CVD法に
よる絶縁膜２４ａ，２４ｂの形成工程を付加する
のみで、高性能なデータの電気的消去が可能な半
導体記憶装置が製造できる。

第１２図はこの発明の第４の実施例の構成を示
すパターン平面図である。この実施例装置が前記
第６図に示す第２の実施例装置と異なるところ
は、フイールド絶縁膜１１３上において、第１層
目の導電体層１１４と第３層目の導電体層１１８
Ａまたは１１８Ｂとの間に絶縁膜１２４ａ，１２
４ｂそれぞれを形成して、導電体層１４と導電体
層１１８Ａまたは１１８Ｂとの間に介在する絶縁
膜の膜厚を導電体層１１４と導電体層１１５との
間に介在する絶縁膜１１６のものよりも十分に厚
くするようにしたものである。そしてたとえば、
上記絶縁膜１１６の膜厚を500〜1000Åとすれば、
上記導電体層１１４と導電体層１１８Ａまたは１
１８Ｂとの間に介在する絶縁膜の膜厚は2000〜
3000Å以上に設定される。そしてこの実施例装置
においても、前記第３の実施例装置と同様に、フ
ローテイングゲートから電子を効率良く排出する
ことができる、単一の電源によつて動作が可能に
なる、容量C_CEを極めて小さくすることができる、
等の効果を得ることができる。

第１３図ａないしｅに示すパターン平面図およ
び第１４図ａないしｅに示すそれらの−′線
に沿う断面図は、上記第１２図に示す第４の実施
例装置の製造方法の一例を説明するためのもので
あり、そのほとんどの製造工程は前記第６図に示
す第２の実施例装置の場合と同様であるので、異
なる工程のみを抽出して説明する。第１層目の導
電体層１１４形成後は、第１３図ｃおよび第１４
図ｃに示すように、光触刻法を適用してフローテ
イングゲートとしての第２層目の導電体層１１５
ａ〜１１５ｆを形成し、さらにその上にCVD法
によつて2000〜3000Åの酸化膜を全面形成する。
そして次に光触刻法によつて、フイールド絶縁膜
１１３上でかつ導電体層１１５ｂと１１５ｃとが
対向隣接している位置付近および導電体層１１５
ｅと１１５ｆとが対向隣接している位置付近、す
なわち第１３図ｃ中斜線を付した領域にのみ上記
CVD法によつて形成された酸化膜を残して、絶
縁膜１２４ａ，１２４ｂを形成する。この後は前
記実施例の場合と同様であるので説明は省略す
る。

このように上記製造方法でも、CVD法による
絶縁膜１２４ａ，１２４ｂの形成工程を付加する
のみで、高性能なデータの電気的消去が可能な半
導体記憶装置が製造できる。

なおこの発明は上記した実施例に限定されるも
のではなく、たとえば第２図、第６図、第９図お
よび第１２図の各実施例装置において、第２層目
の導電体層１５または１１５の各右側端部あるい
は各左側端部のみが第１層目の導電体層１４また
は１１４の少なくとも一部と重なり合つている場
合について説明したが、これは各導電体層１５，
１１５の両端部が導電体層１４，１１４と重なり
合うようにしてもよい。

以上説明したようにこの発明によれば、従来の
欠点を除去することができるとともに、特にデー
タ消去時に浮遊ゲートから効率良く電荷を排出す
ることができる半導体記憶装置を提供することが
できる。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明の
第１の実施例の構成を示すものであり、第２図ａ
はパターン平面図、第２図ｂは同図ａの−′
線に沿う構造断面図、第２図ｃは同図ａの−
′線に沿う構造断面図、第２図ｄは同図ａの
−′線に沿う構造断面図、第３図は第２図に示
す装置の等価回路図、第４図ａないしｅおよび第
５図ａないしｅはそれぞれ上記第２図に示す実施
例装置を製造するための製造方法の一例を説明す
るためのもので、第４図ａないしｅはパターン平
面図、第５図ａないしｅは第４図ａないしｅの各
−′線に沿う断面図、第６図ａないしｃはこ
の発明の第２の実施例の構成を示すものであり、
第６図ａはパターン平面図、第６図ｂは同図ａの
−′線に沿う構造断面図、第６図ｃは同図ａ
の−′線に沿う構造断面図、第７図ａないし
ｅおよび第８図ａないしｅはそれぞれ上記第６図
に示す装置を製造するための製造方法の一例を説
明するためのもので、第７図ａないしｅはパター
ン平面図、第８図ａないしｅは第７図ａないしｅ
の各−′線に沿う断面図、第９図はこの発明
の第３の実施例の構成を示すパターン平面図、第
１０図ａないしｅおよび第１１図ａないしｅはそ
れぞれ上記第９図に示す装置を製造するための製
造方法の一例を説明するためのもので、第１０図
ａないしｅはパターン平面図、第１１図ａないし
ｅは第１０図ａないしｅの各−′線に沿う断
面図、第１２図はこの発明の第４の実施例の構成
を示すパターン平面図、第１３図ａないしｅはそ
れぞれ上記第１２図に示す装置を製造するための
製造方法の一例を説明するためのもので、第１３
図ａないしｅはパターン平面図、第１４図ａない
しｅは第１３図ａないしｅの各−′線に沿う
断面図である。１１，１１１……半導体基板、１２，１１２…
…ゲート絶縁膜、１３，１１３……フイールド絶
縁膜、１４，１１４……第１層目の導電体層（イ
レースゲート）、１５，１１５……第２層目の導
電体層（フローテイングゲート）、１６，１１６，
１７，１１７，２０，１２０，１２３，２４，１
２４……絶縁膜、１８，１１８……第３層目の導
電体層（コントロールゲート）、１９，１１９…
…N⁺型半導体層、２１……第４層目の導電体層、
１２１……配線層、２２，１２２……コンタクト
ホール、３１，３２……デイジツト線、３３，３
４……消去線、３５，３６……選択線、Ｍ１，Ｍ
２，Ｍ３，Ｍ４……メモリセル、CG……コント
ロールゲート（制御ゲート）、FG……フローテイ
ングゲート（浮遊ゲート）、EG……イレースゲー
ト（消去ゲート）、Ｄ……ドレイン、Ｓ……ソー
ス。

Claims

【特許請求の範囲】

１第１導電型の半導体基体と、この基体上に一
定の間隔で形成される膜厚の薄い第１絶縁膜と、
上記第１絶縁膜相互間に形成される膜厚の厚い第
２絶縁膜と、この第２絶縁膜上に形成される第１
導電体層と、上記第１絶縁膜上に形成されると共
にその端部が第３絶縁膜を介して上記第１導電体
層の少なくとも一部と重なり合つている第２導電
体層と、この第２導電体層を覆うように形成され
かつ第１導電体層、第２導電体層とは絶縁された
第３導電体層と、上記第２絶縁膜上で上記第１導
電体層と上記第３導電体層との間に形成され、そ
の膜厚が上記第３絶縁膜よりも厚く設定された第
４絶縁膜と、上記第１絶縁膜の一方向の両端部位
置付近に対向する上記基体の表面領域に分離形成
される第２導電型の半導体領域とを具備したこと
を特徴とする半導体記憶装置。