JPS6331113B2

JPS6331113B2 -

Info

Publication number: JPS6331113B2
Application number: JP18095180A
Authority: JP
Inventors: Fujio Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-12-20
Filing date: 1980-12-20
Publication date: 1988-06-22
Also published as: JPS57104263A

Description

【発明の詳細な説明】この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP−ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE²P−ROM（Electrically Erasable Ｐ−
ROM）と称する）、１つのメモリセルを最低２
つのトランジスタで構成するために、集積度をあ
まり高くすることはできず、現在までに16Kビツ
トの集積度を持つものまでしか発表されていな
い。しかしこの電気的消去型のものはパツケージ
として安価なプラスチツクが使用可能なため、製
造コストを低くすることができるという利点をも
つている。

このうち第１図は、1980年２月、ISSCCにおい
て発表された、１つのメモリセルを２つのトラン
ジスタで構成した従来のE²P−ROMの１つのメ
モリセル部分を示す構成図である。図において１
はデイジツト線、２は選択線、３はデータプログ
ラム線であり、デイジツト線１と接地電位点との
間には、ビツト選択用のMOSトランジスタ４と
データ記憶用でコントロールゲートとフローテイ
ングゲートを持つ二重ゲート型のMOSトランジ
スタ５とが直列接続されている。そして上記一方
のMOSトランジスタ４のゲートは上記選択線２
に接続され、他方のMOSトランジスタ５のコン
トロールゲートは上記データプログラム線３に接
続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

本発明は上記実情に鑑みてなされたもので、上
記のような欠点を除去できるものでありながら、
メモリーセルへのデータ書き込み効率がよくかつ
メモリーセルの保持電荷量のチエツクが簡易化で
きる半導体記憶装置を提供しようとするものであ
る。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明の第１の実施
例のメモリーセルの構成を示すものであり、メモ
リセル４ビツト分のみが示されている。このうち
第２図ａはパターン平面図、第２図ｂは同図ａの
−′線に沿う構造断面図、第２図ｃは同図ａ
の−′線に沿う構造断面図、第２図ｄは同図
ａの−′線に沿う構造断面図である。

第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、図中上下方向に
隣り合う各２箇所のゲート絶縁膜１２ａと１２
ｃ，１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシリコンからなる第１層
目の導電体層１４が形成されている。さらに上記
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
上には、ポリシリコンからなる第２層目の導電体
層１５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互
いに分離して形成されている。そして図中第１層
目の導電体層１４に対して左側に位置している２
箇所の第２層目の導電体層１５ａ，１５ｃの各右
側端部は、絶縁膜１６を介して上記第１層目の導
電体層１４の左側端部と重なり合つている。また
導電体層１４に対して右側に位置している２箇所
の第２層目の導電体層１５ｂ，１５ｄの各左側端
部は、上記絶縁膜１６を介して導電体層１４の右
側端部と重なり合つている。さらにまた図中左右
の方向に隣り合う第２層目の導電体層１５ａ，１
５ｂ上には、これを覆うように絶縁膜１７を介し
て、この両導電体層１５ａ，１５ｂとほぼ同じ幅
に設定されたポリシリコンからなる第３層目の導
電体層１８Ａが形成されると共に、これと同様に
図中左右の方向に隣り合う第２層目の導電体層１
５ｃ，１５ｄ上にはこれを覆うように、上記絶縁
膜１７を介して、この両導電体層１５ｃ，１５ｄ
とほぼ同じ幅に設定されたポリシリコンからなる
もう１つの第３層目の導電体層１８Ｂが形成され
ている。そしてまた、図中上下方向に隣り合う２
箇所のゲート絶縁膜１２ａと１２ｃとの間の基板
１１の表面領域には、N⁺型半導体層１９Ａが形
成され、これと同様に２箇所のゲート絶縁膜１２
ｂと１２ｄとの間の基板１１の表面領域には、
N⁺型半導体層１９Ｂが形成されている。さらに
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
に対して、上記N⁺型半導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN⁺型半導体層１９ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１Ｂが形成されてい
て、このうち一方の導電体層２１Ａと前記N⁺型
半導体層１９Ａとがコンタクトホール２２Ａによ
つて接続され、他方の導電体層２１Ｂと前記N⁺
型半導体層１９Ｂとがもう１つのコンタクトホー
ル２２Ｂによつて接続されている。そして前記
N⁺型半導体層１９ｃは基準電位点たとえば接地
電位点に接続されている。

また第２図ａにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
１ビツト分のメモリセルを示し、このメモリセル
は第２図ｂから明らかなように、第２層目の導電
体層１５をフローテイングゲート（浮遊ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）、N⁺型半導体層１９Ａを
ドレイン、N⁺型半導体層１９ｃをソースとする
MOSトランジスタから構成され、さらに第２図
ｂに示す２ビツト分をみた場合、上記コントロー
ルゲートとイレースゲートはそれぞれ共通であ
り、イレースゲートに関して左右対称に構成され
た一対のMOSトランジスタから構成されている。
そして上記コントロールゲートは絶縁膜を介して
半導体基板１１上に設けられ、またフローテイン
グゲートとイレースゲートは上記コントロールゲ
ートと基板１１によつて挾まれた絶縁膜内に並設
された構成となつている。またイレースゲートは
フイールド絶縁膜１３上に形成されているため、
各フローテイングゲートとイレースゲートとの重
なり合つている部分はフイールド領域内に存在す
ることになる。さらに第２図ｂに示すように、上
記重なり合つている部分において、第２層目の導
電体層１５すなわちフローテイングゲートが、第
１層目の導電体層１４すなわちイレースゲートの
上部に位置し、基板１１と導電体層１４との間の
距離が基板１１と導電体層１５との間の距離より
も短かくなつている。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線（行線）である。またＭ１
〜Ｍ４はメモリセルであり、各メモリセルはコン
トロールゲートCG、フローテイングゲートFG、
イレースゲートEG、ドレインＤおよびソースＳ
から構成され、メモリセルＭ１，Ｍ２のドレイン
Ｄは上記一方のデイジツト線３１に、メモリセル
Ｍ３，Ｍ４のドレインＤは他方のデイジツト線３
２に、そしてすべてのメモリセルのソースＳは接
地電位点にそれぞれ接続される。

次に上記第３図して示す等価回路を用いて、こ
の発明の半導体記憶装置の作用を説明する。いま
第３図中のメモリセルＭ１に注目すると、初期状
態ではこのメモリセルＭ１のフローテイングゲー
トFGには電子が注入されておらず、そのしきい
電圧V_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧V_THが上昇する。なお
このデータ書込みの時、消去線３３には高電圧た
とえば＋20ボルトのパルスを印加するか、あるい
は＋５ボルト、０ボルトの直流電圧を印加しても
よいし、あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧V_THが低くければ、この
メモリセルＭ１はオンし、一方のデイジツト線３
１からメモリセルＭ１を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧V_THが高ければ、このメモリ
セルＭ１はオフとなり電流は流れない。この時、
メモリセルＭ１を介して電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれ他とは絶縁分離されているので、
ここにいつたん注入された電子は通常の使用状態
においては外に逃げることができず、したがつて
データ不揮発性の記憶装置として使用することが
できる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧V_THは、初期状態
と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書込み、消去および読み出しを単一
極性の電源で行なうことができる。すなわち、
例えば書き込み時には＋20ボルト、消去時には
＋40ボルト、読み出し時には＋５ボルトの正極
性の電源があればよく、また＋５ボルトの電圧
から昇圧回路によつて＋20ボルト、＋40ボルト
を得るようにすれば電源は＋５ボルトの一つで
済ませることもできる。したがつて印刷配線板
等に実装した状態でデータの書き込み、消去お
よび読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第４図ａ
ないしｅに示すパターン平面図および第５図ａな
いしｅに示すそれらの−′線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体板１
１の表面に光触刻法により絶縁膜を1μｍ成長さ
せてフイールド絶縁膜１３，１３′を形成し、さ
らに第４図ａ中の斜線を付した領域にＰあるいは
Asをインプランテーシヨン法あるいは拡散法に
よつて拡散し、Ｎ型半導体層１９C′を形成する。
上記拡散終了後、上記フイールド絶縁膜１３，１
３′形成領域以外の領域の基板１１表面を露出さ
せた後、ここに熱酸化法によつて1000Å〜2000Å
と比較的膜厚の薄い酸化膜を形成して、前記ゲー
ト絶縁膜１２を形成する。次に基板１１の全体に
6000Åの厚みのポリシリコンを成長させ、これに
ＰあるいはAsをドーピングした後、光触刻法に
よつて第４図ｂの実線領域に第１層目の導電体層
１４を形成する。ここで隣り合うフイールド絶縁
膜１３′上には上記第１層目の導電体層１４を形
成していない例を示しているが、これは必要に応
じて形成してもよい。次に上記第１層目の導電体
層形成後、第４図ｃおよび第５図ｃに示すよう
に、熱酸化法によつて500Åの厚さ絶縁膜１６を
成長させ、さらにこれに続いてCVD法により
5000Åの厚さのポリシリコン膜を成長させ、これ
を光触刻法を適用してフローテイングゲートとし
ての第２層目の導電体層１５ａ，１５ｂ，１５
ｃ，１５ｄを形成する。ここで第５図ｃには、図
から明らかなように、フローテイングゲートとな
る導電体層１５ａ，１５ｂのフイールド絶縁膜１
３上に延在する一方側の端部のみが絶縁膜１６を
介して第１層目の導電体層１４と少なくとも一部
が重なり合う例を示した。そして導電体層１５
ａ，１５ｂの他端については導電体層１４と重な
り合つていない。フローテイングゲート形成後、
第４図ｄおよび第５図ｄに示すように、熱酸化法
によつて1000〜2000Åの厚さの絶縁膜１７を形成
し、その上にポリシリコンを堆積形成し、これに
光触刻法を適用してコントロールゲートとなる第
３層目の導電体層１８Ａ，１８Ｂを形成すると同
時に第２層目の導電体層１５ａ，１５ｂ，１５
ｃ，１５ｄをセルフアラインにより形成する。次
に第４図ｅ中の斜線を付した領域にＰあるいは
Asを拡散してN⁺型半導体層１９Ａ，１９Ｂ，１
９Ｃを形成する。さらに第４図ｅおよび第５図ｅ
に示すように、基板１１全体に絶縁膜２０および
Al膜を連続して堆積形成し、このAl膜に光触刻
法を適用して第４層目の導電体層２１Ａ，２１Ｂ
を形成すると共に、コンタクト部分２２Ａ，２２
Ｂによつて上記N⁺型半導体層１９Ａ，１９Ｂそ
れぞれと接続することによりこの半導体記憶装置
は完成する。

第６図ａないしｃはこの発明の第２の実施例の
メモリーセルの構成を示すものであり、第６図ａ
はパターン平面図、第６図ｂは同図ａの−′
線に沿う構造断面図、第６図ｃは同図ａの−
′線に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ，
１１２ｂと１１２ｅ，１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｅの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、これら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５
ｅ，１１５ｆ上には、これを覆うように上記絶縁
膜１１７を介して、これら各導電体層１１５ｄ，
１１５ｅ，１１５ｆとほぼ同じ幅に設定されたポ
リシリコンからなるもう１つの第３層目の導電体
層１１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１１２
ａと１１２ｄとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ａが形成され、また２箇所
のゲート絶縁膜１１２ｂと１１２ｅとの間の基板
１１１の表面領域にはN⁺型半導体層１１９Ｂが、
同様に２箇所のゲート絶縁膜１１２ｃと１１２ｅ
との間の基板１１１の表面領域にはN⁺型半導体
層１１９Ｃが形成されている。さらに各ゲート絶
縁膜１１２ａ〜１１２ｅに対して、上記N⁺型半
導体層１１９Ａ，１１９Ｂ，１１９Ｃ形成側とは
反対側の基板１１１の表面領域には、連続した
N⁺型半導体層１１９Ｄが形成されている。また
上記第３層目の導電体層１１８Ａ，１１８Ｂ上に
は、絶縁膜１２０を介してAlからなる配線層１
２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成さ
れていて、このうち１つの配線層１２１Ａと前記
N⁺型半導体層１１９Ａとがコンタクトホール１
２２Ａによつて接続され、配線層１２１ＢとN⁺
型半導体層１１９Ｂとがコンタクトホール１２２
Ｂによつて接続され、配線層１２１Ｃと前記第１
層目の導電体層１１４とがコンタクトホール１２
２Ｃによつて接続され、また配線層１２１Ｄと
N⁺型半導体層１１９Ｃとがコンタクトホール１
２２Ｄによつて接続されている。そして前記N⁺
型半導体層１１９Ｄは基準電位点たとえば接地電
位点に接続されている。

また第６図ａにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
１ビツト分のメモリセルを示し、このメモリセル
は第２層目の導電体層１１５をフローテイングゲ
ート（浮遊ゲート）、第３層目の導電体層１１８
をコントロールゲート（制御ゲート）、第１層目
の導電体層１１４をイレースゲート（消去ゲー
ト）、N⁺型半導体層１１９Ｂをドレイン、N⁺型
半導体層１１９ＤをソースとするMOSトランジ
スタから構成され、さらに第６図ｂに示す２ビツ
ト分をみた場合、上記コントロールゲートとイレ
ースゲートはそれぞれ共通であり、イレースゲー
トに関して左右対称に構成された一対のMOSト
ランジスタから構成されている。そして上記コン
トロールゲートは絶縁膜を介して半導体基板１１
１上に設けられ、またフローテイングゲートとイ
レースゲートは上記コントロールゲートと基板１
１１によつて挾まれた絶縁膜内に並設された構成
となつている。またイレースゲートはフイールド
絶縁膜１１３上に形成されているため、各フロー
テイングゲートとイレースゲートとの重なり合つ
ている部分はフイールド領域内に存在することに
なる。さらに第６図ｂに示すように、上記重なり
合つている部分において、第２層目の導電体層１
１５すなわちフローテイングゲートが、第１層目
の導電体層１１４すなわちイレースゲートの上記
に位置し、基板１１１と導電体層１１４との間の
距離が基板１１１と導電体層１１５との間の距離
よりも短かくなつている。また第６図ａから明ら
かなように、前記第１層目の導電体層１１４は４
ビツトのメモリセルに対して１箇所だけ設けら
れ、この各１箇所の導電体層１１４は１箇所のコ
ンタクトホール１２２Ｃで前記配線層１２１Ｃと
接続されている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記実施例の半導体記憶装置では前記実施
例装置のもつ〜の効果の他に、次の〜の
効果も得ることができる。

イレースゲート（第１層目の導電体層）１１
４を構成するポリシリコンによつて配線をする
のではなく、Alからなる配線層１２１Ｃによ
つて消去線を配線形成するようにしたので、こ
の消去線と基板との間の絶縁膜の厚さを比較的
厚くすることができ、したがつて消去線に高い
電圧を印加してもリークが発生することはな
い。

イレースゲートと配線層１２１Ｃとを接続す
るコンタクトホールは、メモリセル４ビツトに
１箇所設ければよいので、１ビツト当りのコン
タクト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第６図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第７図ａ
ないしｅに示すパターン平面図および第８図ａな
いしｅに示すそれらの−′線に沿う断面図を
用いて説明する。まず、第７図ａおよび第８図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１１の表面に光触刻法により絶縁膜を1μｍ成
長させてフイールド絶縁膜１１３，１１３′を形
成する。なおこのとき、フイールド絶縁膜１１
３，１１３′間には膜厚の薄い絶縁膜１２３が形
成されている。次に基板１１１の全面に6000Åの
厚みにポリシリコンを成長させ、これにＰあるい
はAsをドーピングした後、光触刻法によつて第
７図ｂ中実線で示すように上記１箇所のフイール
ド絶縁膜１１３上に第１層目の導電体層１１４を
形成する。ここで隣り合うフイールド絶縁膜１１
３′上には上記導電体層１１４を形成していない
例を示しているが、これは必要に応じて形成して
もよい。次に第１層目の導電体層１１４形成後、
第７図ｃおよび第８図ｃに示すように、熱酸化法
によつて500Åの厚さの酸化膜を成長させて前記
ゲート絶縁膜１１２ａ〜１１２ｆおよび絶縁膜１
１６を形成し、さらにれに続いてCVD法により
5000Åの厚さにポリシリコンを成長させ、これを
光触刻法を適用してフローテイングゲートとして
の第２層目の導電体層１１５ａ〜１１５ｆを形成
する。ここで第８図ｃには、図から明らかなよう
に、フローテイングゲートとなる導電体層１１５
ｂ，１１５ｃのフイールド絶縁膜１１３上に延在
する一方側の端部のみが絶縁膜１１６を介して第
１層目の導電体層１１４と少なくとも一部が重な
り合う例を示した。そして導電体層１１５ｂ，１
１５ｃの他端については導電体層１１４と重なり
合つていない。フローテイングゲート形成後は、
第７図ｄおよび第８図ｄに示すように、熱酸化法
によつて1000Å〜2000Åの厚さの絶縁膜１１７を
形成し、その上にポリシリコンを堆積形成し、こ
れに光触刻法を適用してコントロールゲートとな
る第３層目の導電体層１１８Ａ，１１８Ｂを形成
すると同時に第２層目の導電体層１１５ａ〜１１
５ｆをセルフアラインにより形成する。次に第７
図ｅ中の斜線を付した領域にＰあるいAsを拡散
してドレインとなるN⁺型半導体層１１９Ａ，１
１９Ｂ，１１９ＣおよびソースとなるN⁺型半導
体層１１９Ｄそれぞれを形成する。さらに第７図
ｅおよび第８図ｅに示すように、基板１１１全体
に絶縁膜１２０およびAl膜を連続して堆積形成
し、このAl膜に光触刻法を適用して配線層１２
１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄを形成す
る。なおこのととき予めコンタクトホール１２２
Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄを開孔してお
き、コンタクトホール１２２Ａ，１２２Ｂ，１２
２ＤそれぞれによつてN⁺型半導体層１１９Ａ，
１１９Ｂ，１１９Ｃと配線層１２１Ａ，１２１
Ｂ，１２１Ｄそれぞれを、コンタクトホール１２
２Ｃによつて第１層目の導電体層１１４と配線層
１２１Ｃとを接続することによりこの半導体記憶
装置は完成する。

第９図はこの発明の一実施例を示すもので、前
記第２図または第６図に示す半導体記憶装置を用
いてＭ×Ｎビツトの半導体記憶装置を構成したも
のである。図においてM₁₁…M_1M…M_N1…M_NMは、
列方向にＭ個および行方向にＮ個マトリクス状に
配置形成された各１ビツトのメモリセルであり、
これら各メモリセルは前記と同様にコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
される。そして同一列に配置された各個のメモリ
セルのドレインＤは、Ｎ本の各デイジツト線４１
_１〜４１_Nそれぞれに共通接続されている。また上
記Ｎ本のデイジツト線４１₁〜４１_Nは、列アドレ
スが入力されデータ読み出し時あるいはデータ書
き込み時にその列アドレスに応じて１つの出力端
が選択されこの選択された出力端のみから高レベ
ル信号、たとえば＋５、＋20ボルトを出力し、選
択されない出力端すべてから低レベル信号、たと
えば０ボルトを出力する列デコーダ４２の出力端
に接続されている。さらに同一行に配置された各
Ｎ個のメモリセルのコントロールゲートCGは、
Ｍ本の行選択線４３₁〜４３_Mそれぞれに共通接続
されている。さらに上記Ｍ本の行選択線４３₁〜
４３_Mは、行アドレスが入力されデータ読み出し
時あるいはデータ書き込み時にその行アドレスに
応じて１つの出力端が選択されこの選択された出
力端のみから高レベル信号を出力し、選択されな
い出力端すべてから低レベル信号を出力する行デ
コーダ４４の出力端に接続されている。またすべ
てのメモリセルのイレースゲートEGは共通接続
され、さらに保護抵抗４５を介して消去端子４６
に接続されている。そしてすべてのメモリセルの
ソースＳは共通接続されさらに接地電位点に接続
されている。

上記消去端子４６は上記各メモリセルに記憶さ
れているゲートを消去する際にデータ消去電圧、
たとえば＋40ボルトが印加されるようになつてい
る。

このような構成でなる記憶装置において、浮遊
ゲートFGと制御ゲートCGとの間の容量をC_FCと
すると、浮遊ゲートFGに−Ｑの電荷（電子）が
入いれば、そのメモリーセルのトランジスタの閾
値電圧の変化分ΔV_Tは ΔV_T＝Ｑ／C_FC ……(1) となる。従つて−Ｑの電荷が入つたことにより、
(1)式のように閾値電圧が変化するから、メモリ−
セルの記憶データ“１”或いは“０”を判定でき
る。

一方、消去端子４６を介して消去ゲートEGに
電圧V_Eを印加すると、ΔV_Tは ΔV_T＝Ｑ−C_FEV_E／C_FC ……(2) で示される。ここでC_FEは浮遊ゲートFGと消去ゲ
ートEG間の容量である。このようにΔV_Tは(2)式
で表わされ、見かけ上浮遊ゲートに蓄積された電
荷−Ｑは、消去ゲートEGに電圧V_Eを印加するこ
とにより、減らしたり増加させたりすることがで
き、浮遊ゲートFG中に注入された電圧量を、定
量的に消去ゲートEGに印加した電圧により知る
ことができる。即ち或るΔV_Tを得るために必要な
消去ゲート印加電圧V_Eが測定でき、(2)式よりＱ
が分かる。

上記電荷量Ｑの測定法の具体例を示せば、デコ
ーダ４２，４４によりメモリーセルを選択し、消
去端子４６の電圧V_Eを変化させて前記選択メモ
リーセルのデイジツト線のデータが反転する時の
電圧V_Eを知ればよい。またデータ書き込み直後
の電荷量Ｑをまず測定し、次に所定期間が経過し
てから再び電荷量Ｑを測定すれば、両測定結果か
ら経年変化による電荷減衰量を定量的に予測する
ことができ、従つて各メモリーセルの保持特性を
推定できることから、メモリーセルの保持特性の
悪いビツトを予めスクリーニングできるものであ
る。

一方効率よく電荷量Ｑを知るためには、(2)式か
ら C_FEC_FC ……(3) の方がよいが、書き込み効率上からは、 C_FC＞C_FE ……(4) の傾向がより大の方がよく、従つて容量C_FEはあ
る程度以上の大きさを具備することが要求される
ため、上記書き込み効率上及び電荷量チエツクの
上から C_FC＞C_FE≧C_FC／５ ……(5) を満足することが望ましい。

第１０図は上記第９図に示す実施例の第１の変
形例の構成図であり、前記抵抗４５と前記消去端
子４６との間に、一端が接地電位点に接続された
抵抗４７の他端を接続するようにしたものであ
る。このような構成にすると、データ非消去時に
消去端子４６がオープン状態になつても、抵抗４
７により各メモリセルのイレースゲートEGは接
地電位に設定されてフローテイング状態になるこ
とがないので、ノイズによる誤動作の防止が計れ
る。またデータ非消去時、イレースゲートEGは
接地電位に設定されるため、フローテイングゲー
トFGとイレースゲートEGとの間の前記重なり合
い部分におけるカツプリングによりフローテイン
グゲートFGがより接地電位に近い電位にバイア
スされることになり、この結果メモリセルの閾値
電圧V_THは深くなる。

第１１図は第９図に示す実施例の第２の変形例
の構成図であり、上記第１０図の抵抗４７の代り
に、前記抵抗４５と前記消去端子４６との間に、
一端が正極性の電源電圧V_CC（＋５ボルト）印加
点に接続された抵抗４８の他端を接続するように
したものである。このような構成にすると、上記
と同様、データ非消去時に消去端子４６がオープ
ン状態になつても、抵抗４８により各メモリセル
のイレースゲートEGはV_CC電位に設定されてフ
ローテイング状態になることがないので、ノイズ
による誤動作の防止が計れる。またデータ非消去
時、イレースゲートEGはV_CC電位に設定される
ため、前記と同様にフローテイングゲートFGと
イレースゲートEGとの間の重なり合い部分にお
けるがプリングによりフローテイングゲートFG
がよりV_CC電位に近い電位にバイアスされること
になり、この結果メモリセルの閾値電圧は浅くな
る。

第１２図は第９図に示す実施例の第３の変形例
の構成図であり、第９図の回路に第１０図中の抵
抗４７と第１１図中の抵抗４８とを両方設けるよ
うにしたものである。このような構成にすると、
データ非消去時、イレースゲートEGは接地電位
とV_CC電位との間にある電位に設定されることに
なる。

なお本発明は上記実施例のみに限定されるもの
ではなく、種々の応用が可能である。例えば第２
図または第６図において第２層目の導電体層１５
または１１５の各右側端部或いは各左側端部のみ
が第１層目の導電体層１４または１１４の少なく
とも一部と重なり合つている場合につき説明した
が、これは導電体層１５または１１５の両端部が
導電体層１４または１１４と重なり合うようにし
てもよい。

以上説明した如く本発明の半導体記憶装置は、
１つのメモリ−セルを１つのトランジスタで構成
することができしかもデータを電気的に消去でき
るため、集積度、コスト等の面で従来の問題点を
改善でき、またメモリーセルの各ゲート間容量を
最適に設定したため、メモリーセルへのデータ書
き込み効率がよくかつメモリーセルの保持電荷量
のチエツクが簡易に行なえるものである。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明の
第１の実施例のメモリーセルの構成を示すもので
あり、第２図ａはパターン平面図、第２図ｂは同
図ａの−′線に沿う構造断面図、第２図ｃは
同図ａの−′線に沿う構造断面図、第２図ｄ
は同図ａの−′線に沿う構造断面図、第３図
は第２図に示す装置の等価回路図、４図ａないし
ｅおよび第５図ａないしｅはそれぞれ上記第２図
に示す装置を製造するための製造方法の一例を説
明するためのもので、第４図ａないしｅはパター
ン平面図、第５図ａないしｅは第４図ａないしｅ
の各−′線に沿う断面図、第６図ａないしｃ
はこの発明の第２の実施例のメモリーセルの構成
を示すものであり、第６図ａはパターン平面図、
第６図ｂは同図ａの−′に沿う構造断面図、
第６図ｃは同図ａの−′線に沿う構造断面図、
第７図ａないしｅおよび第８図ａないしｅはそれ
ぞれ上記第６図に示す装置を製造するための製造
方法の一例を説明するためのもので、第７図ａな
いしｅはパターン平面図、第８図ａないしｅは第
７図ａないしｅの各−′線に沿う断面図、第
９図はこの発明の一実施例の回路構成図、第１０
図は上記実施例の第１の変形例の回路構成図、第
１１図は上記実施例の第２の変形例の回路構成
図、第１２図は上記実施例の第３の変形例の回路
構成図である。１１，１１１……半導体基板、１２，１１２…
…ゲート絶縁膜、１３，１１３……フイールド絶
縁膜、１４，１１４……第１層目の導電体層（イ
レースゲート）、１５，１１５……第２層目の導
電体層（フローテイングゲート）、１６，１１６，
１７，１１７，２０，１２０，１２３……絶縁
膜、１８，１１８……第３層目の導電体層（コン
トロールゲート）、１９，１１９……N⁺型半導体
層、２１……第４層目の導電体層、１２１……配
線層、２２，１２２……コンタクトホール、３
１，３２……デイジツト線、３３，３４……消去
線、３５，３６……選択線、Ｍ１，Ｍ２，Ｍ３，
Ｍ４……メモリセル、CG……コントロールゲー
ト（制御ゲート）、FG……フローテイングゲート
（浮遊ゲート）、EG……イレースゲート（消去ゲ
ート）、Ｄ……ドレイン、Ｓ……ソース、M₁₁〜
M_1M〜M_N1〜M_NM……メモリセル、４１……デイ
ジツト線、４２……列デコーダ、４３……行選択
線、４４……行デコーダ、４５，４７，４８……
抵抗、４６……消去端子。

Claims

【特許請求の範囲】

１半導体基体上に絶縁膜を介して設けられる制
御ゲートと、この制御ゲートと前記基体によつて
挾まれた前記絶縁膜内に設けられる消去ゲート
と、前記絶縁膜内に前記消去ゲートと並設されそ
の端部が絶縁膜を介して消去ゲートの少なくとも
一部と重なり合つている浮遊ゲートと、ソース及
びドレインとから構成されたメモリーセルを具備
し、該メモリーセルは、前記浮遊ゲートと制御ゲ
ートとの間の容量をC_FCとしまた浮遊ゲートと消
去ゲートとの間の容量をC_FEとした時C_FC＞C_FE≧
C_FC／５の関係を満足する構成としたことを特徴
とする半導体記憶装置。