JPS6331221A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS6331221A JPS6331221A JP61175032A JP17503286A JPS6331221A JP S6331221 A JPS6331221 A JP S6331221A JP 61175032 A JP61175032 A JP 61175032A JP 17503286 A JP17503286 A JP 17503286A JP S6331221 A JPS6331221 A JP S6331221A
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- JP
- Japan
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- circuit
- phase
- output
- state
- quadrant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 6
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相同期回路に関し、特に広い周波数引き込
み範囲を有する位相同期回路に関する。
み範囲を有する位相同期回路に関する。
従来の位相同期回路の第１の例として、周波数差に対し
て感度を有する検出器としてディジタル形位相周波数検
出器などが有り、シンセサイザなとに広く用いられてお
り、比較的高いＳ／Ｎにて動作する。従来の位相同期回
路の第２の例として、比較的低いＳ／Ｎにて動作する、
ディスクリミネータとＰ Ｌ Ｉ−を組み合わせたもの
などがある。
て感度を有する検出器としてディジタル形位相周波数検
出器などが有り、シンセサイザなとに広く用いられてお
り、比較的高いＳ／Ｎにて動作する。従来の位相同期回
路の第２の例として、比較的低いＳ／Ｎにて動作する、
ディスクリミネータとＰ Ｌ Ｉ−を組み合わせたもの
などがある。
前記第１の例は、フェイズ ロック テクニクス セカ
ンドエディジョン（ＦＭ Ｇａｒｄｎｅｒ： “Ｐ
ｈ ａ ｓ ｅ ｌ ｏ ｃ ｋ Ｔ ｅ ｃ ｈ
ｎ ｉ ｑ ＩＪｅｓ”２ｎｄ Ｅｄｉｔｉｏｎ
Ｊｏｈｎ ＷｉＩｅｙ ＆ ５ｏｎｓ）の１２
１〜１２４ページに詳述されている。前記第２の例は、
フェイズロック テクニクス セカンドエディジョン（
ＦＭＧａｒｄｎｅｒ： “Ｐｈａｓｅ １ｏｃｋＴｅ
ｃｈｎｉｑｕｅｓ”２ｎｄ ＥｄｉｔｉｏｎＪ ｏ
ｈ ｎ Ｗ ｉ Ｉ ｅ ｙ ＆ Ｓ ｏ ｎ
ｓ ）の８４〜８５ページと、インプルービング フリ
ケンシーアクイジション オブ ア コスタス ループ
（Ｃｈａｒｌｅｓ Ｒ，Ｃａｈｎ：’Ｎｍｐｒ。
ンドエディジョン（ＦＭ Ｇａｒｄｎｅｒ： “Ｐ
ｈ ａ ｓ ｅ ｌ ｏ ｃ ｋ Ｔ ｅ ｃ ｈ
ｎ ｉ ｑ ＩＪｅｓ”２ｎｄ Ｅｄｉｔｉｏｎ
Ｊｏｈｎ ＷｉＩｅｙ ＆ ５ｏｎｓ）の１２
１〜１２４ページに詳述されている。前記第２の例は、
フェイズロック テクニクス セカンドエディジョン（
ＦＭＧａｒｄｎｅｒ： “Ｐｈａｓｅ １ｏｃｋＴｅ
ｃｈｎｉｑｕｅｓ”２ｎｄ ＥｄｉｔｉｏｎＪ ｏ
ｈ ｎ Ｗ ｉ Ｉ ｅ ｙ ＆ Ｓ ｏ ｎ
ｓ ）の８４〜８５ページと、インプルービング フリ
ケンシーアクイジション オブ ア コスタス ループ
（Ｃｈａｒｌｅｓ Ｒ，Ｃａｈｎ：’Ｎｍｐｒ。
ｖｉｎｇ Ｆｒｅｑｕｅｎｃｙ Ａｃｑｕｉｓｉｔ
ｉｏｎ ｏｆ ａ Ｃｏ５ｔａｓ Ｌｏｏｐ”
ＴＥＦ、Ｅ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ ｃ
。
ｉｏｎ ｏｆ ａ Ｃｏ５ｔａｓ Ｌｏｏｐ”
ＴＥＦ、Ｅ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ ｃ
。
ｍｍｕｎｉｃａｔｊｏｎｓ ＶＯＩ−、Ｃ０Ｍ−２
５Ｎｏ、］ ２．Ｄｅｃｅｍｂｅｒ １９７７）
に詳述されている。
５Ｎｏ、］ ２．Ｄｅｃｅｍｂｅｒ １９７７）
に詳述されている。
前記第２の例を第３図に示す。図において直交信号復調
回路１の出力は、遅延回路３２２乗算回路３３．遅延回
路３４１乗算回路３５．および加算回路４０により構成
される遅延検波形層波数検出回路に送られ、電圧制御発
振回路４と入力との周波数差が検出される。比例制御回
路３６．積分制御回路３７は２次ループを構成し、その
出方は電圧制御発振器４の入力端子に入力され、通常の
２次位相同期ループを構成している。周波数差検出出力
は加算器３８によりループに加えられ、位相同期回路の
引き込み範囲を拡大している。
回路１の出力は、遅延回路３２２乗算回路３３．遅延回
路３４１乗算回路３５．および加算回路４０により構成
される遅延検波形層波数検出回路に送られ、電圧制御発
振回路４と入力との周波数差が検出される。比例制御回
路３６．積分制御回路３７は２次ループを構成し、その
出方は電圧制御発振器４の入力端子に入力され、通常の
２次位相同期ループを構成している。周波数差検出出力
は加算器３８によりループに加えられ、位相同期回路の
引き込み範囲を拡大している。
［発明が解決しようとする問題点〕
ｉｉｆ記第１の従来例としての位相周波数差検出器は、
その入力に、リミッタを通した論理レベル信号を用いて
おり、入力Ｓ／Ｎが低下（１−Ｏｄ Ｂ以下）すると雑
音レベルが入力信号レベルを越し、誤まったゼロクロス
信号を生じることが有る。この場合、従来のディジタル
形位相周波数差検出回路は周波数差が有ると判断し、位
相が同期しているにもかかわらず、大きな位相誤差出力
を生じる。
その入力に、リミッタを通した論理レベル信号を用いて
おり、入力Ｓ／Ｎが低下（１−Ｏｄ Ｂ以下）すると雑
音レベルが入力信号レベルを越し、誤まったゼロクロス
信号を生じることが有る。この場合、従来のディジタル
形位相周波数差検出回路は周波数差が有ると判断し、位
相が同期しているにもかかわらず、大きな位相誤差出力
を生じる。
このため位相同期回路はスレショルド効果を生じ、急激
にジッタが増加する。
にジッタが増加する。
一方、前記第２の従来例としてのディスクリミネータを
組み合わせたものは、ディスクリミネータの特性を周波
数差がＯの時、復調出力が０となる様に合わせ込むのが
困難である。
組み合わせたものは、ディスクリミネータの特性を周波
数差がＯの時、復調出力が０となる様に合わせ込むのが
困難である。
又、ディスクリミネータは周波数を復調範囲及び低Ｃ／
Ｎにおけるスレショルド効果を押さえるのが比較的困難
であり、特に低Ｃ／Ｎ時において直流復調出力が変動し
、位相同期系が引き込みが困難となることが有る。
Ｎにおけるスレショルド効果を押さえるのが比較的困難
であり、特に低Ｃ／Ｎ時において直流復調出力が変動し
、位相同期系が引き込みが困難となることが有る。
ｒ問題点を解決するための手段〕
本発明の位相同期回路は、直交復調を行なう機能と、そ
の出力により象限判定を行なう機能と、その出力の状態
変化により周波数オフセットの方向を検出する機能と、
その検出結果を積分制御項に積算する機能を具備する。
の出力により象限判定を行なう機能と、その出力の状態
変化により周波数オフセットの方向を検出する機能と、
その検出結果を積分制御項に積算する機能を具備する。
［実施例〕
第１図は本発明の一実施例である。直交信号復調回路１
では入力信号とローカル信号から同相直交の二つの復調
出力を得ている。この復調出力はリミッタ２により符号
判定が行なわれ、象限判定回路３に入力される。この象
限判定回路３は想定される最大のスリップ周波数に対し
１サイクル・４サンプル以」二のサンプル・レートにて
ザンプリングを行なっている。同図の符号４．５Ａ、５
Ｂ。
では入力信号とローカル信号から同相直交の二つの復調
出力を得ている。この復調出力はリミッタ２により符号
判定が行なわれ、象限判定回路３に入力される。この象
限判定回路３は想定される最大のスリップ周波数に対し
１サイクル・４サンプル以」二のサンプル・レートにて
ザンプリングを行なっている。同図の符号４．５Ａ、５
Ｂ。
６．７．１１で示ず位相同期系は最終的には、直交成分
がＯ１同同相分が正の値となる、■と■象限の境界にお
いて安定するものとする。
がＯ１同同相分が正の値となる、■と■象限の境界にお
いて安定するものとする。
この場合、位相同期系として同期したときに雑音が無い
と仮定すると象限■、■間、象限Ｔ、Ｈ間、象限Ｉ１１
．ＩＶ間の象限変化は発生しない。このため−例として
象限■、１１間の変化のみに着目し、この変化が生じた
時の象限■から■への、または象限■から■への方向に
対応して同相成分の値に正／負の適当な係数を係数器５
Ａ、５Ｂによって乗じた値を積分器６に加算器１１を介
して加算し−５＝ ている。
と仮定すると象限■、■間、象限Ｔ、Ｈ間、象限Ｉ１１
．ＩＶ間の象限変化は発生しない。このため−例として
象限■、１１間の変化のみに着目し、この変化が生じた
時の象限■から■への、または象限■から■への方向に
対応して同相成分の値に正／負の適当な係数を係数器５
Ａ、５Ｂによって乗じた値を積分器６に加算器１１を介
して加算し−５＝ ている。
一方、符号４〜７で示すものは通常の位相同期回路を構
成しており、４は可変周波数発振器、５は適当なスケー
リングを行なうための係数器、６は積分器、７は加算器
である。
成しており、４は可変周波数発振器、５は適当なスケー
リングを行なうための係数器、６は積分器、７は加算器
である。
位相同期が行なわれていない状Ｂ（スリップしている）
においてローパス・フィルタ８の出力はほぼ０であり、
しきい値判定回路９はスイッチ１０をＯＮとする。この
状態において象限判定回路３は１サイクルのスリップご
とに積分器６に積算を行ない、その結果として可変周波
数発振器４の制御電圧が入力とローカルの周波数差を少
なくする方向に制御される。
においてローパス・フィルタ８の出力はほぼ０であり、
しきい値判定回路９はスイッチ１０をＯＮとする。この
状態において象限判定回路３は１サイクルのスリップご
とに積分器６に積算を行ない、その結果として可変周波
数発振器４の制御電圧が入力とローカルの周波数差を少
なくする方向に制御される。
なおこの状態において、係数器５Ｂを通して積分器６に
積算される結果は１サイクルのスリップ中はぼＯであり
、位相同期ループとしての引き込み動作は極めて弱い。
積算される結果は１サイクルのスリップ中はぼＯであり
、位相同期ループとしての引き込み動作は極めて弱い。
積分器６の制御効果により、入力とローカル信号との周
波数差が少なくなると、位相同期ループは同期し、入力
とローカル信号の位相関係は象限ＩとＭの境界付近とな
る。この状態においてローパスフィルタ８の出力は一定
の直流電圧を生じ、しきい値判定１７７回路９の出力は
スイッチ１０を０１７Ｆとする。このためＳ／Ｎが低下
した場合において、同期しているにもかかわらず、■又
はＩｎの状態が出力され、積分器６に制御が加わり、通
常のＰ Ｌ Ｉ−動作に比ベジッタが増加するのを防ぐ
ことか出来る。
波数差が少なくなると、位相同期ループは同期し、入力
とローカル信号の位相関係は象限ＩとＭの境界付近とな
る。この状態においてローパスフィルタ８の出力は一定
の直流電圧を生じ、しきい値判定１７７回路９の出力は
スイッチ１０を０１７Ｆとする。このためＳ／Ｎが低下
した場合において、同期しているにもかかわらず、■又
はＩｎの状態が出力され、積分器６に制御が加わり、通
常のＰ Ｌ Ｉ−動作に比ベジッタが増加するのを防ぐ
ことか出来る。
［発明の効果］
以−に説明したように本発明は象限判定結果を位相同期
回路に取り込むことにより、比較的低いＳ／Ｎにおいて
動作し、しかも広い周波数引き込み範囲を実現すること
が出来る。
回路に取り込むことにより、比較的低いＳ／Ｎにおいて
動作し、しかも広い周波数引き込み範囲を実現すること
が出来る。
又、周波数弁別機能を有しているため、Ａ、 Ｍ又はＰ
Ｍ変調された信号を追尾する場合、サイド・バンド擬似
同期する危険性を除くことが出来る。
Ｍ変調された信号を追尾する場合、サイド・バンド擬似
同期する危険性を除くことが出来る。
本発明はディジタル化に適し、信号処理プロセッサなど
を用いて容易に実現可能である。
を用いて容易に実現可能である。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を示す説明図である。第３図は従来例のブロッ
ク図である。 １・・・直交信号復調回路、２・・・リミッタ、３・・
・象限判定回路、４・・・可変周波数発振器（ＶＣＯ）
、５・・・係数器、６・・・積分器、７・・・加算器、
８・・・ローパスフィルタ、９・・・しきい値判定回路
、１０・・・９の出力によりＯＮ１０ Ｆ Ｆされるス
イッチ、１１・・・加算器。 楚ｔ 図 １・・遼吏償予浚綱ｌ誇 ２・すｓ”＝／９ ３
・・像鷹籾定百路４−河変可、蕨さ ５・床せ券 ６
・・・積テ邑７−ｙｒｏ＄慴（８−ローノ？スフプ＋Ｌ
り９−−しき・・信り起選シ ｌθ ・χ イ・ノヶ
１１ ・・・カτＬ膏［尽Ｐ２ 図 車３田
図の動作を示す説明図である。第３図は従来例のブロッ
ク図である。 １・・・直交信号復調回路、２・・・リミッタ、３・・
・象限判定回路、４・・・可変周波数発振器（ＶＣＯ）
、５・・・係数器、６・・・積分器、７・・・加算器、
８・・・ローパスフィルタ、９・・・しきい値判定回路
、１０・・・９の出力によりＯＮ１０ Ｆ Ｆされるス
イッチ、１１・・・加算器。 楚ｔ 図 １・・遼吏償予浚綱ｌ誇 ２・すｓ”＝／９ ３
・・像鷹籾定百路４−河変可、蕨さ ５・床せ券 ６
・・・積テ邑７−ｙｒｏ＄慴（８−ローノ？スフプ＋Ｌ
り９−−しき・・信り起選シ ｌθ ・χ イ・ノヶ
１１ ・・・カτＬ膏［尽Ｐ２ 図 車３田
Claims (1)
- 直交復調を行なう機能と、その出力により象限判定を行
なう機能と、その出力の状態変化により周波数オフセッ
トの方向を検出する機能と、その検出結果を積分制御項
に積算する機能を具備する位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175032A JPS6331221A (ja) | 1986-07-24 | 1986-07-24 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175032A JPS6331221A (ja) | 1986-07-24 | 1986-07-24 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331221A true JPS6331221A (ja) | 1988-02-09 |
Family
ID=15989025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175032A Pending JPS6331221A (ja) | 1986-07-24 | 1986-07-24 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264062A (ja) * | 1991-10-30 | 1995-10-13 | Internatl Business Mach Corp <Ibm> | フェーズロック・ループ回路 |
-
1986
- 1986-07-24 JP JP61175032A patent/JPS6331221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264062A (ja) * | 1991-10-30 | 1995-10-13 | Internatl Business Mach Corp <Ibm> | フェーズロック・ループ回路 |
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