JPS63313260A - デュアルポ−トメモリ調停回路 - Google Patents
デュアルポ−トメモリ調停回路Info
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- JPS63313260A JPS63313260A JP14947387A JP14947387A JPS63313260A JP S63313260 A JPS63313260 A JP S63313260A JP 14947387 A JP14947387 A JP 14947387A JP 14947387 A JP14947387 A JP 14947387A JP S63313260 A JPS63313260 A JP S63313260A
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- circuit
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデュアルポートメモリ調停回路にががり、詳し
くは複数個のＣＰＵ（中央処理装置）が単一のメモリ（
デュアルポートメモリ）をアクセスする際にメモリアク
セス権の調停を行なうための調停回路に関する。
くは複数個のＣＰＵ（中央処理装置）が単一のメモリ（
デュアルポートメモリ）をアクセスする際にメモリアク
セス権の調停を行なうための調停回路に関する。
（従来の技術及びその問題点）
この種のデュアルポートメモリを用いた回路において、
ＣＰＵとメモリとの間のデータバスのビット長（例えば
８ビツト）の整数倍長（例えば１６ビツト）のデータが
１つのデータとして意味を持つ場合がある。このような
場合、従来のデュアルポートメモリの調停方式において
は、複数個のＣＰＵのうちの一のＣＰＵがメモリに１回
アクセスして１デ一タ長分のメモリリードを完了すると
、このＣＰＵ以外の別のＣＰＵもメモリにアクセス可能
な状・態となる。
ＣＰＵとメモリとの間のデータバスのビット長（例えば
８ビツト）の整数倍長（例えば１６ビツト）のデータが
１つのデータとして意味を持つ場合がある。このような
場合、従来のデュアルポートメモリの調停方式において
は、複数個のＣＰＵのうちの一のＣＰＵがメモリに１回
アクセスして１デ一タ長分のメモリリードを完了すると
、このＣＰＵ以外の別のＣＰＵもメモリにアクセス可能
な状・態となる。
すなわち、メモリに対して先にアクセスしたＣＰＵが１
回のメモリリードによって例えば８ビツト分のデータを
読み出し、その後、別のＣＰＵがメモリの連続した領域
にある８ビツト分のデータを書き換えた後に先のＣＰＵ
がこのデータを読み出したような場合には、以前に読み
出したデータとその後読み出したデータとを組み合わせ
て１６ビツトのデータとして使用する際に１つのデータ
としての連続性が失われ、データが意味を持たなくなる
という問題があった。
回のメモリリードによって例えば８ビツト分のデータを
読み出し、その後、別のＣＰＵがメモリの連続した領域
にある８ビツト分のデータを書き換えた後に先のＣＰＵ
がこのデータを読み出したような場合には、以前に読み
出したデータとその後読み出したデータとを組み合わせ
て１６ビツトのデータとして使用する際に１つのデータ
としての連続性が失われ、データが意味を持たなくなる
という問題があった。
本発明は上記問題点を解決するために提案されたもので
、その目的とするところは、一のＣＰＵによりデータバ
ス長の整数倍長のデータに対するアクセスが完了するま
では、当該ＣＰＵに対するアクセス権を保持すると共に
他のＣＰＵにアクセス権を渡さないようにしてデータの
連続性を確保するようにしたデュアルポートメモリ調停
回路を提供することにある。
、その目的とするところは、一のＣＰＵによりデータバ
ス長の整数倍長のデータに対するアクセスが完了するま
では、当該ＣＰＵに対するアクセス権を保持すると共に
他のＣＰＵにアクセス権を渡さないようにしてデータの
連続性を確保するようにしたデュアルポートメモリ調停
回路を提供することにある。
（問題点を解決するための手段）
上記目的を達成するため、本発明は、複数個のＣＰＵの
うちの一のＣＰＵがデュアルポートメモリをアクセスし
た際に、各ＣＰＵとメモリ間のデータバス長の整数倍長
のデータに対するアクセスが完了するまで一のＣＰＵの
アクセス権を保持し、他のＣＰＵによるアクセスを禁止
するメモリアクセス調停回路と、このメモリアクセス調
停回路に出力信号により、一のＣＰＵとメモリとの間の
アドレスバス及びデータバスを接続するためのアクセス
可能信号を出力するバス切換回路とを備えたことを特徴
とする。
うちの一のＣＰＵがデュアルポートメモリをアクセスし
た際に、各ＣＰＵとメモリ間のデータバス長の整数倍長
のデータに対するアクセスが完了するまで一のＣＰＵの
アクセス権を保持し、他のＣＰＵによるアクセスを禁止
するメモリアクセス調停回路と、このメモリアクセス調
停回路に出力信号により、一のＣＰＵとメモリとの間の
アドレスバス及びデータバスを接続するためのアクセス
可能信号を出力するバス切換回路とを備えたことを特徴
とする。
ここで、メモリアクセス調停回路は、例えば各ＣＰＵか
らのアクセス要求・信号と、各ＣＰＵ及びメモリ間に設
けられたアドレスバスの最下位ビット信号とが入力され
る複数のフリップフロップ及びゲート回路等からなり、
また、バス切換回路は、前記メモリアクセス調停回路の
出力信号が入力されるインバータやシフトレジスタ及び
複数のゲート回路等からなるもので、このバス切換回路
から出力されるアクセス可能信号が、各ＣＰＵとメモリ
との間にアドレスバス及びデータバスを介して設けられ
たバスドライバ、パストランシーバに加えられる。
らのアクセス要求・信号と、各ＣＰＵ及びメモリ間に設
けられたアドレスバスの最下位ビット信号とが入力され
る複数のフリップフロップ及びゲート回路等からなり、
また、バス切換回路は、前記メモリアクセス調停回路の
出力信号が入力されるインバータやシフトレジスタ及び
複数のゲート回路等からなるもので、このバス切換回路
から出力されるアクセス可能信号が、各ＣＰＵとメモリ
との間にアドレスバス及びデータバスを介して設けられ
たバスドライバ、パストランシーバに加えられる。
（作用）
本発明において、例えばメモリの偶数番地とこれに連続
する奇数番地のデータとを組み合わせることによって１
つのデータが意味を持つ場合、一のＣＰＵがメモリをア
クセスすると、最下位ビット信号の変化に応じて偶数番
地及び奇数番地に対するアクセスが完了するまでメモリ
アクセス調停回路の出力信号が保持され、その結果、一
のＣＰＵに対するアクセス可能信号のみが出力されると
共に、他のＣＰＵのアクセスが禁止される。
する奇数番地のデータとを組み合わせることによって１
つのデータが意味を持つ場合、一のＣＰＵがメモリをア
クセスすると、最下位ビット信号の変化に応じて偶数番
地及び奇数番地に対するアクセスが完了するまでメモリ
アクセス調停回路の出力信号が保持され、その結果、一
のＣＰＵに対するアクセス可能信号のみが出力されると
共に、他のＣＰＵのアクセスが禁止される。
これにより、一のＣＰＵは連続してメモリ内のデータの
読み出し等を行なうことができ、前記データの連続性を
保つことができる。
読み出し等を行なうことができ、前記データの連続性を
保つことができる。
（実施例）
以下、図に沿って本発明の一実施例を説明する。
まず、第１図は本発明が適用されるデュアルポートメモ
リ回路のブロク、り図である。この第１図において、１
，２はＣＰＵであり、これらのＣＰＵ１．２は、各々８
ビツトのデータバス３，４及びデータバス３，４切換用
のスリーステートのパストランシーバ５，６をそれぞれ
介してデュアルポートメモリとしてのＲＡＭ（ランダム
アクセスメモリ）の如きメモリ７に接続されている。ま
た、前記ＣＰＵＩ、２は、各々アドレスバス８，９及び
アドレスバス８，９切換用のスリーステートのバスドラ
イバ１０．１１をそれぞれ介してメモリ７に接続されて
いる。
リ回路のブロク、り図である。この第１図において、１
，２はＣＰＵであり、これらのＣＰＵ１．２は、各々８
ビツトのデータバス３，４及びデータバス３，４切換用
のスリーステートのパストランシーバ５，６をそれぞれ
介してデュアルポートメモリとしてのＲＡＭ（ランダム
アクセスメモリ）の如きメモリ７に接続されている。ま
た、前記ＣＰＵＩ、２は、各々アドレスバス８，９及び
アドレスバス８，９切換用のスリーステートのバスドラ
イバ１０．１１をそれぞれ介してメモリ７に接続されて
いる。
更に、メモリ７に対するＣＰＵＩ、２からのリード信号
ＲＤ、、 ＲＤ、及びライト信号すＴ１．、 ＩＩＴ２
はそれぞれバスドライバ１０．１１を介してメモリ７に
入力されると共に、リード信号ＲＤよ、 ＲＤ２はパス
トランシーバ５，６にも入力されている。
ＲＤ、、 ＲＤ、及びライト信号すＴ１．、 ＩＩＴ２
はそれぞれバスドライバ１０．１１を介してメモリ７に
入力されると共に、リード信号ＲＤよ、 ＲＤ２はパス
トランシーバ５，６にも入力されている。
また、ＣＰｔＪ１’、２にはメモリレディ信号ＲＤＹ、
。
。
ＲＤＹ２がそれぞれ入力され、ＣＰＵＩ、２から出力さ
れるアクセス要求信号ＭＡ１． ＭＡ、と、アドレスバ
ス８，９の最下位ビット信号ＬＳＢ、、 ＬＳＢ２とが
本発明にかかるデュアルポートメモリ調停回路（以下、
単に調停回路という）１２に入力される。そして、調停
回路１２からは前記メモリレディ信号ＲＤＹ工、 ＲＤ
Ｙ２と、各ＣＰＵＩ、２からのメモリアクセスを可能と
するアクセス可能信号ＳＥＬ□、 ５ＥＬ２が出力され
、このうちアクセス可能信号ＳＥＬ□はバストランシー
バ５及びバスドライバ１０に、またアクセス可能信号５
ＥＬ２はパストランシーバ６及びバスドライバ１１にそ
れぞれ入力されており、ＣＰＵＩ、２とメモリ７との間
でアドレスバス８，９、データバス３゜４の切り換えを
行なうように構成されている。
れるアクセス要求信号ＭＡ１． ＭＡ、と、アドレスバ
ス８，９の最下位ビット信号ＬＳＢ、、 ＬＳＢ２とが
本発明にかかるデュアルポートメモリ調停回路（以下、
単に調停回路という）１２に入力される。そして、調停
回路１２からは前記メモリレディ信号ＲＤＹ工、 ＲＤ
Ｙ２と、各ＣＰＵＩ、２からのメモリアクセスを可能と
するアクセス可能信号ＳＥＬ□、 ５ＥＬ２が出力され
、このうちアクセス可能信号ＳＥＬ□はバストランシー
バ５及びバスドライバ１０に、またアクセス可能信号５
ＥＬ２はパストランシーバ６及びバスドライバ１１にそ
れぞれ入力されており、ＣＰＵＩ、２とメモリ７との間
でアドレスバス８，９、データバス３゜４の切り換えを
行なうように構成されている。
なお、この実施例では、８ビツト幅のメモリ７を偶数番
地（ＬＳＢ、 ＝“Ｌ”レベルまたはＬＳＢ２＝“Ｌ″
レベル、奇数番地（ＬＳＢ、 ＝“Ｈ”レベルまたはＬ
ＳＢ、 ＝“Ｈ”レベル）の順にアクセスすることによ
り、８ビツトずつ計１６ビツトのデータが１つのデータ
として意味を持つものとする。
地（ＬＳＢ、 ＝“Ｌ”レベルまたはＬＳＢ２＝“Ｌ″
レベル、奇数番地（ＬＳＢ、 ＝“Ｈ”レベルまたはＬ
ＳＢ、 ＝“Ｈ”レベル）の順にアクセスすることによ
り、８ビツトずつ計１６ビツトのデータが１つのデータ
として意味を持つものとする。
次に、調停回路１２の構成を第２図に基づいて詳述する
と、この調停回路１２は、メモリアクセス調停回路１３
とその出力側に接続されたバス切換回路１４とから構成
されている。
と、この調停回路１２は、メモリアクセス調停回路１３
とその出力側に接続されたバス切換回路１４とから構成
されている。
すなわち、ＣＰＵＩ、２に対応して設けられたメモリア
クセス調停回路１３は、アクセス要求信号ＭＡ１及び最
下位ビット信号ＬＳＢ１が入力されるゲート回路Ｇ□、
Ｇ２と、これらの出力信号がセット端子、リセット端子
にそれぞれ入力されるフリップフロップＦＦ１と、その
出力信号及びアクセス要求信号ＭＡ、が入力されるゲー
ト回路Ｇ３と、アクセス要求信号ＭＡ、及び後述のフリ
ップフロップＦＦ。
クセス調停回路１３は、アクセス要求信号ＭＡ１及び最
下位ビット信号ＬＳＢ１が入力されるゲート回路Ｇ□、
Ｇ２と、これらの出力信号がセット端子、リセット端子
にそれぞれ入力されるフリップフロップＦＦ１と、その
出力信号及びアクセス要求信号ＭＡ、が入力されるゲー
ト回路Ｇ３と、アクセス要求信号ＭＡ、及び後述のフリ
ップフロップＦＦ。
の出力信号が入力されるゲート回路Ｇ７と、その出力信
号及びゲート回路Ｇ３の出力信号がセット端子、リセッ
ト端子にそれぞれ入力されるフリップフロップＦＦ、と
、その出力信号及びアクセス要求信号ＨＡ、が入力され
るゲート回路Ｇｓと。
号及びゲート回路Ｇ３の出力信号がセット端子、リセッ
ト端子にそれぞれ入力されるフリップフロップＦＦ、と
、その出力信号及びアクセス要求信号ＨＡ、が入力され
るゲート回路Ｇｓと。
アクセス要求信号ＭＡ、及び最下位ビット信号ＬＳＢ２
が入力されるゲート回路Ｇ、、Ｇ、と、これらの出力信
号がセット端子、リセット端子にそれぞれ入力されるフ
リップフロップＦＦ、と、その出力信号及びアクセス要
求信号ＭＡ、が入力されるゲート回路Ｇ６と、アクセス
要求信号ＭＡ、及び前記フリップフロップＦＦ２の出力
信号が入力されるゲート回路Ｇ、と、ゲート回路Ｇｓ及
びフリップフロップＦＦ、の出力信号が入力されるゲー
ト回路Ｇ１．と、ゲート回路Ｇ、、Ｇ、。の出力信号が
セット端子。
が入力されるゲート回路Ｇ、、Ｇ、と、これらの出力信
号がセット端子、リセット端子にそれぞれ入力されるフ
リップフロップＦＦ、と、その出力信号及びアクセス要
求信号ＭＡ、が入力されるゲート回路Ｇ６と、アクセス
要求信号ＭＡ、及び前記フリップフロップＦＦ２の出力
信号が入力されるゲート回路Ｇ、と、ゲート回路Ｇｓ及
びフリップフロップＦＦ、の出力信号が入力されるゲー
ト回路Ｇ１．と、ゲート回路Ｇ、、Ｇ、。の出力信号が
セット端子。
リセット端子にそれぞれ入力されるフリップフロップＦ
Ｆ、と、その出力信号及びアクセス要求信号ＭＡ２が入
力されるゲート回路Ｇ１□とから構成されている。
Ｆ、と、その出力信号及びアクセス要求信号ＭＡ２が入
力されるゲート回路Ｇ１□とから構成されている。
更に、バス切換回路１４は、ゲート回路Ｇ、、Ｇ、□の
出力信号が入力されるゲート回路０１うと、その出力信
号が入力されるシフトレジスタＳＲと、前記フリップフ
ロップＦＦ、の出力信号が入力されるインバータＩＮＶ
と、シフトレジスタＳＲの出力信号及びインバータＩＮ
Ｖの出力信号が入力されるゲート回路Ｇユ、と、フリッ
プフロップＦＦ。
出力信号が入力されるゲート回路０１うと、その出力信
号が入力されるシフトレジスタＳＲと、前記フリップフ
ロップＦＦ、の出力信号が入力されるインバータＩＮＶ
と、シフトレジスタＳＲの出力信号及びインバータＩＮ
Ｖの出力信号が入力されるゲート回路Ｇユ、と、フリッ
プフロップＦＦ。
及びシフトレジスタＳＲの出力信号が入力されるゲート
回路Ｇ□、とから構成されている。
回路Ｇ□、とから構成されている。
なお、インバータＩＮＶの出力信号はＣＰＵＩのアクセ
ス可能信号５ＥＬｉとして、フリップフロップＦＦ、の
出力信号はＣＰＵ２のアクセス可能信号５ＥＬ２として
、ゲート回路Ｇ１．の出力信号はメモリレディ信号ＲＤ
Ｙ、として、ゲート回路Ｇ１４の出力信号はメモリレデ
ィ信号ＲＤＹ、とじて、第１図に示す如くバスドライバ
１０．１１パストランシーバ５゜６及びＣＰＵＩ、２に
それぞれ加えられるようになっている。
ス可能信号５ＥＬｉとして、フリップフロップＦＦ、の
出力信号はＣＰＵ２のアクセス可能信号５ＥＬ２として
、ゲート回路Ｇ１．の出力信号はメモリレディ信号ＲＤ
Ｙ、として、ゲート回路Ｇ１４の出力信号はメモリレデ
ィ信号ＲＤＹ、とじて、第１図に示す如くバスドライバ
１０．１１パストランシーバ５゜６及びＣＰＵＩ、２に
それぞれ加えられるようになっている。
次に、この動作を第３図のタイミングチャートを参照し
つつ説明する。
つつ説明する。
まず、第３図の時点ａは何れのＣＰＵＩ、２もメモリ７
をアクセスしていない状態であり、フリップフロップＦ
Ｆ、〜ＦＦ４はすべてリセット状態に卆る。次に、ＣＰ
ＵＩがメモリ７の偶数番地に格納されたデータを読み出
すべくメモリ７にアクセスする場合、ＣＰＵＩからのア
クセス要求信号ＭＡ工、リード信号ＲＤ１及び最下位ビ
ット信号ＬＳＢ１が何れもＩＩＬ”レベルとなる。
をアクセスしていない状態であり、フリップフロップＦ
Ｆ、〜ＦＦ４はすべてリセット状態に卆る。次に、ＣＰ
ＵＩがメモリ７の偶数番地に格納されたデータを読み出
すべくメモリ７にアクセスする場合、ＣＰＵＩからのア
クセス要求信号ＭＡ工、リード信号ＲＤ１及び最下位ビ
ット信号ＬＳＢ１が何れもＩＩＬ”レベルとなる。
これにより、第３図の時点すでは、第２図におけるメモ
リアクセス調停回路１３のゲート回路Ｇ工。
リアクセス調停回路１３のゲート回路Ｇ工。
Ｇ２を介して、フリップフロップＦＦ１がセットされて
その出力信号がＨ”レベルとなり、また、このとき“Ｌ
”レベルであるフリップフロップＦＦ４の出力信号とア
クセス要求信号ＭＡ□とがゲート回路Ｇ７を介して加え
られるフリップフロップＦＦ２もセット状態となってそ
の出力信号も“Ｈ”レベルとなる。
その出力信号がＨ”レベルとなり、また、このとき“Ｌ
”レベルであるフリップフロップＦＦ４の出力信号とア
クセス要求信号ＭＡ□とがゲート回路Ｇ７を介して加え
られるフリップフロップＦＦ２もセット状態となってそ
の出力信号も“Ｈ”レベルとなる。
この結果、ＣＰＵＩによるアクセス可能信号５ＥＬ１は
、インバータＩＮＶを介して“Ｌ”レベルとなり、この
信号ＳＥＬ、は第１図に示したパスドライバ１０及びパ
ストランシーバ５に入力される。これによりアドレスバ
ス８及びデータバス３がメモリ７に接続され、ＣＰＵ１
によってメモリ７内の偶数番地のデータを読み取ること
が可能になる。また、フリップフロップＦＦ、の出力信
号とアクセス要求信号ＭＡ１とが加えられるゲート回路
Ｇ、及びゲート回路Ｇユ、を介してシフトレジスタＳＲ
に信号が入力され、このシフトレジスタＳＲにより定ま
る一定時間後にメモリレディ信号ＲＤＹ１が“Ｌ”レベ
ルに変化して有効となり、ＣＰＵＩによる前記データの
読み込みを完了する。
、インバータＩＮＶを介して“Ｌ”レベルとなり、この
信号ＳＥＬ、は第１図に示したパスドライバ１０及びパ
ストランシーバ５に入力される。これによりアドレスバ
ス８及びデータバス３がメモリ７に接続され、ＣＰＵ１
によってメモリ７内の偶数番地のデータを読み取ること
が可能になる。また、フリップフロップＦＦ、の出力信
号とアクセス要求信号ＭＡ１とが加えられるゲート回路
Ｇ、及びゲート回路Ｇユ、を介してシフトレジスタＳＲ
に信号が入力され、このシフトレジスタＳＲにより定ま
る一定時間後にメモリレディ信号ＲＤＹ１が“Ｌ”レベ
ルに変化して有効となり、ＣＰＵＩによる前記データの
読み込みを完了する。
更に、第３図の時点Ｃにおいてアクセス要求信号ＭＡ１
及びリード信号ＲＤ、が共に“Ｈ”レベルに変化しても
、フリップフロップＦＦ、はセットされたままの状態で
あるため、後段のフリップフロップＦＦ２はリセットさ
れることがなく、アクセス可能信号ＳＥＬ工が“Ｌ”レ
ベルである状態が継続し、ＣＰｔＪｌがメモリ７に対し
てアクセス可能な状態が維持される。
及びリード信号ＲＤ、が共に“Ｈ”レベルに変化しても
、フリップフロップＦＦ、はセットされたままの状態で
あるため、後段のフリップフロップＦＦ２はリセットさ
れることがなく、アクセス可能信号ＳＥＬ工が“Ｌ”レ
ベルである状態が継続し、ＣＰｔＪｌがメモリ７に対し
てアクセス可能な状態が維持される。
従って、例えば、先にＣＰＵＩがデータを読み出したの
と同一の偶数番地に対してＣＰＵ２が新たにデータを書
き込もうとし、第３図の時点ｄの直前からアクセス要求
信号ＭＡ、 、ライト信号ＶＴ、及び最下位ビット信号
ＬＳＢ、が゛′Ｌ″レベルになった場合、時点ｄにおい
てフリップフロップＦＦ、がセットされてその出力信号
が“ＨＰｊレベルになったとしても、アクセス要求信号
ＭＡ、が加えられるゲート回路Ｇ、の他方の入力端子に
フリップフロップＦＦ、の“Ｈ”レベルの出力信号が加
えられているため、ゲート回路Ｇ、の出力信号は（＃
Ｌ ＃ｊレベルとなってフリップフロップＦＦ４はセッ
トされず、アクセス可能信号ＳＥＬ、が“Ｈ”レベルで
あるためパスドライバ１１及びパストランシーバ６を介
してアドレスバス９及びデータバス４がＣＰＵ２に接続
されず、ＣＰｔＪ２によるアクセスは行なえないことと
なる。
と同一の偶数番地に対してＣＰＵ２が新たにデータを書
き込もうとし、第３図の時点ｄの直前からアクセス要求
信号ＭＡ、 、ライト信号ＶＴ、及び最下位ビット信号
ＬＳＢ、が゛′Ｌ″レベルになった場合、時点ｄにおい
てフリップフロップＦＦ、がセットされてその出力信号
が“ＨＰｊレベルになったとしても、アクセス要求信号
ＭＡ、が加えられるゲート回路Ｇ、の他方の入力端子に
フリップフロップＦＦ、の“Ｈ”レベルの出力信号が加
えられているため、ゲート回路Ｇ、の出力信号は（＃
Ｌ ＃ｊレベルとなってフリップフロップＦＦ４はセッ
トされず、アクセス可能信号ＳＥＬ、が“Ｈ”レベルで
あるためパスドライバ１１及びパストランシーバ６を介
してアドレスバス９及びデータバス４がＣＰＵ２に接続
されず、ＣＰｔＪ２によるアクセスは行なえないことと
なる。
次に、ＣＰＵＩがメモリ７の奇数番地のデータを読み出
−すべく、アクセス要求信号ＭＡ、及びリード信号ＲＤ
、が“Ｌ ｐｔレベル、また最下位ビット信号ＬｓＢ□
が“Ｈ”レベルになった場合、時点ｅにおいてフリップ
プロップＦＦ、のリセット入力信号は“Ｈ”レベルであ
るから、フリップフロップＦＦｉがリセットされる。こ
の時点でフリップフロップＦＦ、のリセット入力信号は
“Ｌ”レベルであるからフリップフロップＦＦ、はセッ
ト状態を維持し、アクセス可能信号５ＥＬｉは引き続き
“Ｌ”レベルであるためＣＰＵＩによるアクセスが依然
として可能である。
−すべく、アクセス要求信号ＭＡ、及びリード信号ＲＤ
、が“Ｌ ｐｔレベル、また最下位ビット信号ＬｓＢ□
が“Ｈ”レベルになった場合、時点ｅにおいてフリップ
プロップＦＦ、のリセット入力信号は“Ｈ”レベルであ
るから、フリップフロップＦＦｉがリセットされる。こ
の時点でフリップフロップＦＦ、のリセット入力信号は
“Ｌ”レベルであるからフリップフロップＦＦ、はセッ
ト状態を維持し、アクセス可能信号５ＥＬｉは引き続き
“Ｌ”レベルであるためＣＰＵＩによるアクセスが依然
として可能である。
そして、ＣＰＵＩによる奇数番地のデータの読み出しが
完了した後、第８図の時点ｆにおいてフリップフロップ
ＦＦ、のりセット入力信号が“Ｈ”レベルとなり、フリ
ップフロップＦＦ、がリセットされる。従つて、アクセ
ス可能信号ＳＥＬ、が“Ｈ”レベルとなり、ＣＰＵＩに
よるメモリアクセスが不可能になると共に他方のアクセ
ス可能信号ＳＲＬ＠が“Ｌ”レベルとなり、ＣＰＵ２に
アクセス権が渡されて例えばデータの書き込みが可能に
なる。
完了した後、第８図の時点ｆにおいてフリップフロップ
ＦＦ、のりセット入力信号が“Ｈ”レベルとなり、フリ
ップフロップＦＦ、がリセットされる。従つて、アクセ
ス可能信号ＳＥＬ、が“Ｈ”レベルとなり、ＣＰＵＩに
よるメモリアクセスが不可能になると共に他方のアクセ
ス可能信号ＳＲＬ＠が“Ｌ”レベルとなり、ＣＰＵ２に
アクセス権が渡されて例えばデータの書き込みが可能に
なる。
そして、時点ｇに示す次のクロック信号の立上がり以後
、フリップフロップＦＦ４の出力信号が“Ｈ”レベルと
なり、ゲート回路Ｇ１１及びゲート回路Ｇ１２を介して
シフトレジスタＳＲに信号が入力され、一定時間後にメ
モリレディ信号ＲＤＹ、がｇｇＬ”レベルに変化して有
効になり、ＣＰＵ２によるデータの書き込みを完了する
。更に、第３図の時点りにおいて、フリップフロップＦ
Ｆ、かリセットされ、以後はＣＰＵ２に代えてＣＰＵＩ
からのアクセスが可能になるものである。
、フリップフロップＦＦ４の出力信号が“Ｈ”レベルと
なり、ゲート回路Ｇ１１及びゲート回路Ｇ１２を介して
シフトレジスタＳＲに信号が入力され、一定時間後にメ
モリレディ信号ＲＤＹ、がｇｇＬ”レベルに変化して有
効になり、ＣＰＵ２によるデータの書き込みを完了する
。更に、第３図の時点りにおいて、フリップフロップＦ
Ｆ、かリセットされ、以後はＣＰＵ２に代えてＣＰＵＩ
からのアクセスが可能になるものである。
、以上のように、この実施例によれば、一方のＣＰＵＩ
または２からの偶数番地及び奇数番地のデータに対する
アクセスが完了するまでは、他方のＣＰｔＪ２または１
にメモリ７のアクセス権が移ることがない。なお、説明
されていないが、ＣＰＵ１によるデータの書き込み及び
ＣＰＵ２によるデータの読み出しの場合にも同様の作用
効果が得られるのは言うまでもない。
または２からの偶数番地及び奇数番地のデータに対する
アクセスが完了するまでは、他方のＣＰｔＪ２または１
にメモリ７のアクセス権が移ることがない。なお、説明
されていないが、ＣＰＵ１によるデータの書き込み及び
ＣＰＵ２によるデータの読み出しの場合にも同様の作用
効果が得られるのは言うまでもない。
（発明の効果）
以上詳述したように本発明によれば、一のＣＰＵによる
アクセス権を所定期間保持すると共に他のＣＰＵによる
アクセスを禁止するようにしたから、データバス長の整
数倍長のデータに対してもその連続性を失うことなく読
み出しまたは書き込みを行なうことができ、データバス
長が短い場合にもそれ以上の長さを有するデータを意味
のある１つのデータとして取り扱うことができる。
アクセス権を所定期間保持すると共に他のＣＰＵによる
アクセスを禁止するようにしたから、データバス長の整
数倍長のデータに対してもその連続性を失うことなく読
み出しまたは書き込みを行なうことができ、データバス
長が短い場合にもそれ以上の長さを有するデータを意味
のある１つのデータとして取り扱うことができる。
また、調停回路は、例えば複数のフリップフロップ、ゲ
ート回路、インバータ等によって構成可能であるから、
簡易かつ低コストにて実現可能である等の効果を有する
。
ート回路、インバータ等によって構成可能であるから、
簡易かつ低コストにて実現可能である等の効果を有する
。
図は本発明の一実施例を示すもので、第１図はデュアル
ポートメモリ回路の構成図、第２図は本発明の内部構成
図、第３図は本発明の動作を示すタイミングチャートで
ある。 １２・・・デュアルポートメモリ調停回路１３・・・メ
モリアクセス調停回路 １４・・・バス切換回路 ＦＦ工〜ＦＦ４・・・フリップフロップＧ工〜Ｇ１４・
・・ゲート回路 ＩＮＶ・・・インバータＳＲ・・・
シフトレジスタ 特許出願人 富士電機株式会社 （外１名）
ポートメモリ回路の構成図、第２図は本発明の内部構成
図、第３図は本発明の動作を示すタイミングチャートで
ある。 １２・・・デュアルポートメモリ調停回路１３・・・メ
モリアクセス調停回路 １４・・・バス切換回路 ＦＦ工〜ＦＦ４・・・フリップフロップＧ工〜Ｇ１４・
・・ゲート回路 ＩＮＶ・・・インバータＳＲ・・・
シフトレジスタ 特許出願人 富士電機株式会社 （外１名）
Claims (1)
- 【特許請求の範囲】 複数個のＣＰＵがアクセス可能なメモリに対する前記Ｃ
ＰＵからのアクセス権を調停し、前記ＣＰＵ及びメモリ
間にそれぞれ設けられたアドレスバス及びデータバスを
切り換えて接続するためのデュアルポートメモリ調停回
路において、 前記複数個のＣＰＵのうちの一のＣＰＵが前記メモリを
アクセスした際に、前記データバス長の整数倍長のデー
タに対するアクセスが完了するまで前記一のＣＰＵのア
クセス権を保持し、他のＣＰＵによるアクセスを禁止す
るメモリアクセス調停回路と、 このメモリアクセス調停回路の出力信号により前記一の
ＣＰＵと前記メモリとの間にアドレスバス及びデータバ
スを接続するためのアクセス可能信号を出力するバス切
換回路と、 を備えたことを特徴とするデュアルポートメモリ調停回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14947387A JPS63313260A (ja) | 1987-06-16 | 1987-06-16 | デュアルポ−トメモリ調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14947387A JPS63313260A (ja) | 1987-06-16 | 1987-06-16 | デュアルポ−トメモリ調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63313260A true JPS63313260A (ja) | 1988-12-21 |
Family
ID=15475912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14947387A Pending JPS63313260A (ja) | 1987-06-16 | 1987-06-16 | デュアルポ−トメモリ調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63313260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067599A1 (en) * | 2002-02-09 | 2003-08-14 | Qinetiq Limited | Multiple write-port memory |
-
1987
- 1987-06-16 JP JP14947387A patent/JPS63313260A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067599A1 (en) * | 2002-02-09 | 2003-08-14 | Qinetiq Limited | Multiple write-port memory |
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