JPS63316480A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63316480A JPS63316480A JP15202587A JP15202587A JPS63316480A JP S63316480 A JPS63316480 A JP S63316480A JP 15202587 A JP15202587 A JP 15202587A JP 15202587 A JP15202587 A JP 15202587A JP S63316480 A JPS63316480 A JP S63316480A
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- oxide film
- polycrystalline silicon
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- gate electrode
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract 3
- 230000000694 effects Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンビエータ−などの電子機器に用いられ
ている半導体装置の製造方法に関する。
ている半導体装置の製造方法に関する。
この発明は、ゲート酸化膜と多結晶シリコン膜の酸化を
同時に形成する半導体装置の製造方法において、低温堆
積型酸化膜形成後高温熱酸化を行うことにより品質のよ
いゲート酸化膜及び多結晶シリコン膜上酸化膜を可能に
したものである。
同時に形成する半導体装置の製造方法において、低温堆
積型酸化膜形成後高温熱酸化を行うことにより品質のよ
いゲート酸化膜及び多結晶シリコン膜上酸化膜を可能に
したものである。
（従来の技術〕
従来、第３図に示すように、Ｐ型シリコン基板上のゲー
ト酸化膜５と多結晶シリコン酸化膜６の酸化膜を同時に
形成する半導体装置の製造方法がある。
ト酸化膜５と多結晶シリコン酸化膜６の酸化膜を同時に
形成する半導体装置の製造方法がある。
しかし、従来の半導体装置の製造方法では、この酸化を
９００℃の低温酸化を行い、その後１０５０℃の熱酸化
を行うことにより、多結晶シリコンからのリンネ鈍物の
外部拡散によるゲート酸化膜５の下への不純物のドーピ
ングによる闇値電圧のバラツキを防止している。しかし
、外部拡散を防止するための低温熱酸化は、多結晶シリ
コン膜上の酸化膜の膜質を低下させる。（Ｐ、八、Ｈｅ
ｉｍａｎｈ″Ｅｌｅｃｔｒｉｃａｌ ｃｏｎｄｕｃｔ
ｉｏｎ ａｎｄ ｂｒｅａｋｄｏｗｎ ｉｎ
ｏに１ｄｅｓ ｏｆｐｏｌｙｃｒｙ ５ｔａｌｌｉｎ
ｅ ５ｉｌｉｃｏｎ ａｎｄ Ｌｈｉｅｒ ｃｏｒｒｅ
ｌａｔｉｏｎ ｗｉｔｈ １ｎｔｅｒｆａｃｅ ｔｅｘ
Ｌｕｒｅ＠Ｊ、Ａｐｐｌ、ｐｈｙｓ、５３ｆ９１゜Ｓｅ
ｐｔｅｍｂｅｒ １９８２ ｐｐ６２４０）そこで、こ
の発明は従来のこのような欠点を解決するため、多結晶
シリコン上の酸化膜の膜質を低下させずに、多結晶シリ
コンからシリコン基板への不純物のドーピングを防止す
る半導体装置の製造方法を目的としている。
９００℃の低温酸化を行い、その後１０５０℃の熱酸化
を行うことにより、多結晶シリコンからのリンネ鈍物の
外部拡散によるゲート酸化膜５の下への不純物のドーピ
ングによる闇値電圧のバラツキを防止している。しかし
、外部拡散を防止するための低温熱酸化は、多結晶シリ
コン膜上の酸化膜の膜質を低下させる。（Ｐ、八、Ｈｅ
ｉｍａｎｈ″Ｅｌｅｃｔｒｉｃａｌ ｃｏｎｄｕｃｔ
ｉｏｎ ａｎｄ ｂｒｅａｋｄｏｗｎ ｉｎ
ｏに１ｄｅｓ ｏｆｐｏｌｙｃｒｙ ５ｔａｌｌｉｎ
ｅ ５ｉｌｉｃｏｎ ａｎｄ Ｌｈｉｅｒ ｃｏｒｒｅ
ｌａｔｉｏｎ ｗｉｔｈ １ｎｔｅｒｆａｃｅ ｔｅｘ
Ｌｕｒｅ＠Ｊ、Ａｐｐｌ、ｐｈｙｓ、５３ｆ９１゜Ｓｅ
ｐｔｅｍｂｅｒ １９８２ ｐｐ６２４０）そこで、こ
の発明は従来のこのような欠点を解決するため、多結晶
シリコン上の酸化膜の膜質を低下させずに、多結晶シリ
コンからシリコン基板への不純物のドーピングを防止す
る半導体装置の製造方法を目的としている。
〔間２点を解決するための手段〕
上記問題点を解決するために、この発明はゲート酸化を
多結晶シリコンの酸化を、低温で堆積型酸化膜を形成後
行うことにより、多結晶シリコンからンリコン基板への
ドーピングを防ぐとともに、多結晶シリコン上の酸化膜
の膜質も向上さセた。
多結晶シリコンの酸化を、低温で堆積型酸化膜を形成後
行うことにより、多結晶シリコンからンリコン基板への
ドーピングを防ぐとともに、多結晶シリコン上の酸化膜
の膜質も向上さセた。
上記のように、多結晶シリコン上の酸化を堆積型酸化膜
を形成後行うために、アスピリティーが生じなく、かつ
、不純物の外部拡散を防止できる。
を形成後行うために、アスピリティーが生じなく、かつ
、不純物の外部拡散を防止できる。
以下に、この発明の実施例を図面に基づいて説明する。
第１図１８１〜ｔｅｌにおいて、第１図ｔｅ＋のように
、Ｐ型シリコン基板上に、第１の多結晶シリコンゲート
電極３と第１のゲート酸化膜２とＮ゛型のソース１１及
びドレイン１２とから成る第１のＭＯＳトランジスタと
、第２の多結晶シリコンゲート電極７と第２のゲート酸
化ｐａ５とソース９及びドレイン１０とから成る第２の
ＭＯＳ）ランジスタと、第１の多結晶シリコンゲート電
々）３と第１の多結晶シリコン上酸化膜６と第２の多結
晶シリコン電極８とから成るキャパシタンスとから成る
半導体装置を形成する場合の製造方法を第１図Ｔａｌ〜
＋６１に順次示した。まず、第１図ｔａｌｌに示すよう
にＰ型シリコン基板ｌに、第１のゲート酸化膜２を形成
後、第１の多結晶シリコンゲート電極３をバターニング
する０次に、第１図（ｂｌに示すように、別の第２のゲ
ート酸化膜を形成する領域の酸化膜を除去する。次に第
１図ＴＣＩに示すように、第２のゲート酸化膜５と第１
の多結晶シリコンゲート電極３上の酸化膜６とを同時に
形成する。この酸化膜は、まず、９００℃以下の低温で
堆積型酸化膜を形成後、９００℃以上で熱酸化を行って
形成する。堆積型酸化膜としては、ＣＶＤ膜では良い膜
が形成できる。
、Ｐ型シリコン基板上に、第１の多結晶シリコンゲート
電極３と第１のゲート酸化膜２とＮ゛型のソース１１及
びドレイン１２とから成る第１のＭＯＳトランジスタと
、第２の多結晶シリコンゲート電極７と第２のゲート酸
化ｐａ５とソース９及びドレイン１０とから成る第２の
ＭＯＳ）ランジスタと、第１の多結晶シリコンゲート電
々）３と第１の多結晶シリコン上酸化膜６と第２の多結
晶シリコン電極８とから成るキャパシタンスとから成る
半導体装置を形成する場合の製造方法を第１図Ｔａｌ〜
＋６１に順次示した。まず、第１図ｔａｌｌに示すよう
にＰ型シリコン基板ｌに、第１のゲート酸化膜２を形成
後、第１の多結晶シリコンゲート電極３をバターニング
する０次に、第１図（ｂｌに示すように、別の第２のゲ
ート酸化膜を形成する領域の酸化膜を除去する。次に第
１図ＴＣＩに示すように、第２のゲート酸化膜５と第１
の多結晶シリコンゲート電極３上の酸化膜６とを同時に
形成する。この酸化膜は、まず、９００℃以下の低温で
堆積型酸化膜を形成後、９００℃以上で熱酸化を行って
形成する。堆積型酸化膜としては、ＣＶＤ膜では良い膜
が形成できる。
例えば
５ｉｌｌよＣｊ！、＋２Ｎ、Ｏ→ＳｉＯ□＋２ＨＣ１＋
２Ｎ・の反応による膜は品質が良い０次に第１図＋ｄｌ
のように、第１多結晶シリコン電極上に第２の多結晶シ
リコン８及び第２のゲート酸化膜５の上に同時に第２の
多結晶シリコンゲート電極７をパターニングする０次に
、第１図ｔｅｌのようにソース９，１１及びドレイン１
０．１２を形成すればよい。
２Ｎ・の反応による膜は品質が良い０次に第１図＋ｄｌ
のように、第１多結晶シリコン電極上に第２の多結晶シ
リコン８及び第２のゲート酸化膜５の上に同時に第２の
多結晶シリコンゲート電極７をパターニングする０次に
、第１図ｔｅｌのようにソース９，１１及びドレイン１
０．１２を形成すればよい。
以上のような実施例において、第２のゲート酸化膜５及
び多結晶シリコン上の酸化膜６を同時に形成する時、９
００℃以下の温度で堆積型酸化膜をまず形成するので、
多結晶シリコン膜６から第２ゲート酸化膜５下のシリコ
ン基板ｌへのドーピングを防止できるだけでなく、堆積
型酸化膜であるために多結晶シリコン膜６の表面にアス
ピリティーのような凹凸をも防止できるためにその上の
酸化膜のｒ４質も優れている。第２図ｉａｌ〜（ｅ）は
、本発明の第２の実施例の半導体装置の製造方法の工程
の断面図である。第２図（ａｌのようにシリコン基板１
の上にゲート酸化膜２を形成後、第１のゲート電橋３を
形成する０次に第２開山）のように、別のゲート酸化膜
を形成する領域の酸化膜を除去後、第２図に）のように
第２のゲート酸化ｎ！５及び多結晶シリコン膜３の上の
酸化膜６を同時に形成する。
び多結晶シリコン上の酸化膜６を同時に形成する時、９
００℃以下の温度で堆積型酸化膜をまず形成するので、
多結晶シリコン膜６から第２ゲート酸化膜５下のシリコ
ン基板ｌへのドーピングを防止できるだけでなく、堆積
型酸化膜であるために多結晶シリコン膜６の表面にアス
ピリティーのような凹凸をも防止できるためにその上の
酸化膜のｒ４質も優れている。第２図ｉａｌ〜（ｅ）は
、本発明の第２の実施例の半導体装置の製造方法の工程
の断面図である。第２図（ａｌのようにシリコン基板１
の上にゲート酸化膜２を形成後、第１のゲート電橋３を
形成する０次に第２開山）のように、別のゲート酸化膜
を形成する領域の酸化膜を除去後、第２図に）のように
第２のゲート酸化ｎ！５及び多結晶シリコン膜３の上の
酸化膜６を同時に形成する。
この酸化膜を、９００℃以下の堆積型酸化膜を形成後９
００℃以上の高温で熱酸化を行う。次に、第２図（ｄｌ
のように第２のゲート電ｐｉ７を形成後、第２図ｔｅ＋
のようにソース及びドレイン２０．２１を形成する。酸
化膜５及び６を本発明で形成することにより、ゲート酸
化膜５の下の闇値電圧のバラツキは小さくでき、酸化膜
６の膜質も優れている。特に、ゲート電極３が浮遊ゲー
ト電極である不揮発性メモリ （Ｄ、Ｃ，ＧＵＴＥＲＭ
ＡＮ ｅｔｏｌ ”Ａｎ Ｅｌｅｃｔｒｉｃａｌｌｙ
Ａｆｔｅｒａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅ＋
ｗｏｒｙ Ｃｅ１ｌ Ｖｓｉｎｇ ａ Ｆｌｏａｔｉｎ
ｇ−Ｇａｔｅ ５ｔｒｕｃｔｕｒｅ’ ＩＥＥＥ ＴＲ
ＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ、 ＶＯＬ、ＥＤ−２６，ｌ１ｉ１４． Ａ
ＰＲＩＬ１９７９ ｐｐ５７６）である半導体装置の場
合は、多結晶シリコン膜上の膜質が優れている必要があ
る。Ｍ質が悪いと保持特性が悪くなってしまうからであ
る。従って本発明は、不揮発性メモリのような半導体装
置の製造方法に適している。
００℃以上の高温で熱酸化を行う。次に、第２図（ｄｌ
のように第２のゲート電ｐｉ７を形成後、第２図ｔｅ＋
のようにソース及びドレイン２０．２１を形成する。酸
化膜５及び６を本発明で形成することにより、ゲート酸
化膜５の下の闇値電圧のバラツキは小さくでき、酸化膜
６の膜質も優れている。特に、ゲート電極３が浮遊ゲー
ト電極である不揮発性メモリ （Ｄ、Ｃ，ＧＵＴＥＲＭ
ＡＮ ｅｔｏｌ ”Ａｎ Ｅｌｅｃｔｒｉｃａｌｌｙ
Ａｆｔｅｒａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅ＋
ｗｏｒｙ Ｃｅ１ｌ Ｖｓｉｎｇ ａ Ｆｌｏａｔｉｎ
ｇ−Ｇａｔｅ ５ｔｒｕｃｔｕｒｅ’ ＩＥＥＥ ＴＲ
ＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ、 ＶＯＬ、ＥＤ−２６，ｌ１ｉ１４． Ａ
ＰＲＩＬ１９７９ ｐｐ５７６）である半導体装置の場
合は、多結晶シリコン膜上の膜質が優れている必要があ
る。Ｍ質が悪いと保持特性が悪くなってしまうからであ
る。従って本発明は、不揮発性メモリのような半導体装
置の製造方法に適している。
この発明は以上説明したように、ゲート酸化と、ゲート
電極上の酸化を同時に形成する半導体装置の製造方法に
おいて、その酸化を低温で堆積型酸化膜形成後、高温の
熱酸化膜を形成する工程であるために、闇値電圧のバラ
ツキを小さくし、多結晶シリコン上のキャパシタンスの
歩留りをも向上できる効果がある。
電極上の酸化を同時に形成する半導体装置の製造方法に
おいて、その酸化を低温で堆積型酸化膜形成後、高温の
熱酸化膜を形成する工程であるために、闇値電圧のバラ
ツキを小さくし、多結晶シリコン上のキャパシタンスの
歩留りをも向上できる効果がある。
第１図（ａｌ 〜（ｅｌ及び第２図（ａｌ 〜（ｆＡは
、それぞれこの発明にかかる半導体装置の製造工程順の
断面図を示し、第３図は、従来製造方法で作られた半導
体装置の断面図である。 ２・・・第１のゲート酸化膜 ３・・・第１の多結晶シリコンゲート電極５・・・第２
のゲート酸化膜 ６・・・第１の多結晶シリコン上酸化膜７・・・第２の
多結晶シリコンゲート電極８・・・第２の多結晶シリコ
ン電極 以上
、それぞれこの発明にかかる半導体装置の製造工程順の
断面図を示し、第３図は、従来製造方法で作られた半導
体装置の断面図である。 ２・・・第１のゲート酸化膜 ３・・・第１の多結晶シリコンゲート電極５・・・第２
のゲート酸化膜 ６・・・第１の多結晶シリコン上酸化膜７・・・第２の
多結晶シリコンゲート電極８・・・第２の多結晶シリコ
ン電極 以上
Claims (3)
- （１）半導体基板上に形成された第１の絶縁膜と第１の
ゲート電極とから成る第１のＭＩＳ型キャパシタと、前
記半導体基板上に形成された第２の絶縁膜と第２のゲー
ト電極とから成る第２のＭＩＳ型キャパシタと、前記第
１のゲート電極上に形成された第３の絶縁膜と前記第２
のゲート電極とから成るＭＩＳ型キャパシタとから成る
半導体装置の製造方法において、前記第１の絶縁膜及び
第１のゲート電極を形成する工程と、前記第２の絶縁膜
及び第３の絶縁膜を同時に形成する工程と、第２ゲート
電極を形成する工程とから成り、前記第２の絶縁膜及び
第３の絶縁膜形成工程が堆積型絶縁膜形成工程と熱酸化
工程とから成ることを特徴とする半導体装置の製造方法
。 - （２）前記堆積型絶縁膜を９００℃以下の温度で形成す
るとともに、前記熱酸化工程を９００℃以上で形成する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 - （３）前記第１のゲート電極が、１０＾２＾０ａｔｍｓ
／ｃｍ以上の不純物濃度の多結晶シリコン膜の浮遊ゲー
ト電極である特許請求の範囲第１項または第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15202587A JPS63316480A (ja) | 1987-06-18 | 1987-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15202587A JPS63316480A (ja) | 1987-06-18 | 1987-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316480A true JPS63316480A (ja) | 1988-12-23 |
Family
ID=15531413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15202587A Pending JPS63316480A (ja) | 1987-06-18 | 1987-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316480A (ja) |
-
1987
- 1987-06-18 JP JP15202587A patent/JPS63316480A/ja active Pending
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