JPH0196960A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0196960A JPH0196960A JP62253649A JP25364987A JPH0196960A JP H0196960 A JPH0196960 A JP H0196960A JP 62253649 A JP62253649 A JP 62253649A JP 25364987 A JP25364987 A JP 25364987A JP H0196960 A JPH0196960 A JP H0196960A
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- polycrystalline
- insulating film
- gate insulating
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
多結晶Ｓ ｉ Ｍ ＯＳ型電界効果トランジスタのゲー
ト絶縁膜耐圧を向上させるのに好適な半導体装置および
その製造方法に関する。
多結晶Ｓ ｉ Ｍ ＯＳ型電界効果トランジスタのゲー
ト絶縁膜耐圧を向上させるのに好適な半導体装置および
その製造方法に関する。
アイ・イー・イー・イー、エレクトロン デバイス レ
ター イーデイ−エル−５（１９８４年）゛第４６８頁
から第４７０頁（ＩＥＥＥ ＩＩＥｌｅｃｔｒｏｎＤｅ
ｖｉｃｅ １ｅｔｔｙ ＥＤＬ−５，ｐ、４６８
（１９８４））において論じられている様に、従来より
多結晶５１ＭＯ８型電界効果トランジスタのゲート絶縁
膜には、熱酸化膜が広く用いられている。
ター イーデイ−エル−５（１９８４年）゛第４６８頁
から第４７０頁（ＩＥＥＥ ＩＩＥｌｅｃｔｒｏｎＤｅ
ｖｉｃｅ １ｅｔｔｙ ＥＤＬ−５，ｐ、４６８
（１９８４））において論じられている様に、従来より
多結晶５１ＭＯ８型電界効果トランジスタのゲート絶縁
膜には、熱酸化膜が広く用いられている。
上記従来技術は、多結晶５１ＭＯ８型電界効果トランジ
スタのゲート絶縁膜の耐圧について配慮されておらず、
多結晶Ｓｉ上の熱酸化膜をゲート絶縁膜とするとその絶
縁耐圧が低いという問題があった。そのためｌＭＯＳト
ランジスタの相互コンダクタンスを大きくするのにゲー
ト絶縁膜を薄くするとゲート電極からのリーク電流が増
大してしまう問題があった。また、高濃度に不純物を含
む多結晶Ｓｉからなるゲート電極上にゲート絶縁膜を熱
酸化により形成するとゲート絶縁膜の劣化はさらに大き
くなる。
スタのゲート絶縁膜の耐圧について配慮されておらず、
多結晶Ｓｉ上の熱酸化膜をゲート絶縁膜とするとその絶
縁耐圧が低いという問題があった。そのためｌＭＯＳト
ランジスタの相互コンダクタンスを大きくするのにゲー
ト絶縁膜を薄くするとゲート電極からのリーク電流が増
大してしまう問題があった。また、高濃度に不純物を含
む多結晶Ｓｉからなるゲート電極上にゲート絶縁膜を熱
酸化により形成するとゲート絶縁膜の劣化はさらに大き
くなる。
本発明の目的は、ゲート絶縁膜耐圧が高く、ゲート電極
からのリーク電流の極めて少ない多結晶５１ＭＯ８型電
界効果トランジスタおよびその製遣方法を提供すること
にある。
からのリーク電流の極めて少ない多結晶５１ＭＯ８型電
界効果トランジスタおよびその製遣方法を提供すること
にある。
上記目的は、多結晶Ｓｉと絶縁膜界面の凹凸をなくし、
かつ多結晶Ｓｉパターンの上面、側面や角の部分に−様
な厚さの絶縁膜を形成し、電界の集中を抑えることによ
って達成される。
かつ多結晶Ｓｉパターンの上面、側面や角の部分に−様
な厚さの絶縁膜を形成し、電界の集中を抑えることによ
って達成される。
そのために、本発明においては従来の熱酸化膜を代えて
、化学気相蒸着（ＣＶＤ）膜あるいはＣＶＤ膜堆積後熱
酸化を行う２層膜にてゲート絶縁膜を形成したものであ
る。
、化学気相蒸着（ＣＶＤ）膜あるいはＣＶＤ膜堆積後熱
酸化を行う２層膜にてゲート絶縁膜を形成したものであ
る。
多結晶Ｓｉの熱酸化においては、
■酸素が多結晶Ｓｉの粒界中を拡散し酸化が進むために
多結晶Ｓｉと酸化膜の界面は凹凸が多い。
多結晶Ｓｉと酸化膜の界面は凹凸が多い。
■酸化速度は面方位依存性があるために、面方位によっ
て膜厚に差が生じる。
て膜厚に差が生じる。
■多結晶Ｓｉパターンの角の部分の膜厚が薄くなる。
以上の理由で、絶縁耐圧が劣化する。
そこで、熱酸化膜に代えてＣＶＤ膜を用いれば、粒界の
酸化が起こらないために多結晶Ｓｉと絶縁膜との界面は
平滑である。又、面方位による影響もなく、角の部分の
膜厚が薄くなるということもない。従って極めて均一な
膜厚が得られる。
酸化が起こらないために多結晶Ｓｉと絶縁膜との界面は
平滑である。又、面方位による影響もなく、角の部分の
膜厚が薄くなるということもない。従って極めて均一な
膜厚が得られる。
以上の効果により、絶縁耐圧は向上する。
さらに、ＣＶＤ法で絶縁膜を堆積した後に、酸化性雰囲
気中で熱処理を行うことにより、欠陥が低減でき、耐圧
の落ちこぼれを減少できる。
気中で熱処理を行うことにより、欠陥が低減でき、耐圧
の落ちこぼれを減少できる。
以下に、本発明の実施例を第１図から第４図を用いて説
明する。
明する。
実施例１
ｐ型Ｓｉ基板１１を用意し、熱酸化し３００ｎｍの５ｉ
ｆｔ膜１２を形成する。その上に減圧気相化学成長（Ｌ
ＰＧＶＤ）法により１１００ｎの多結晶Ｓｉ膜１３を形
成し、ホトレジストパターンをマスクとしてＣＣＱ ａ
ガスを用いたドライエツチング法で多結晶Ｓｉパターン
を形成する。５ｉｌｌａガスとＮ ｚ Ｏガスの熱分解
を用いたＣＶＤ法により５ｉｎｓ膜１４を３０ｎｍ堆積
する。続いて、多結晶Ｓｉ中にＢを２０ＫｅＶでドーズ
量１×１０ ＬＺＣ，−２のイオン打込みを行う（第１
図Ａ）。
ｆｔ膜１２を形成する。その上に減圧気相化学成長（Ｌ
ＰＧＶＤ）法により１１００ｎの多結晶Ｓｉ膜１３を形
成し、ホトレジストパターンをマスクとしてＣＣＱ ａ
ガスを用いたドライエツチング法で多結晶Ｓｉパターン
を形成する。５ｉｌｌａガスとＮ ｚ Ｏガスの熱分解
を用いたＣＶＤ法により５ｉｎｓ膜１４を３０ｎｍ堆積
する。続いて、多結晶Ｓｉ中にＢを２０ＫｅＶでドーズ
量１×１０ ＬＺＣ，−２のイオン打込みを行う（第１
図Ａ）。
次に、ＬＰＧＶＤ法により３５０ｎｍの多結晶Ｓｊ膜を
形成し、８７５℃でＰＯＣＱδによるリン拡散を行う。
形成し、８７５℃でＰＯＣＱδによるリン拡散を行う。
ホトレジストパターンをマスクとしてＣＣＵ ４ガスを
用いるドライエツチング法によりゲート電極１５を形成
する。続いて、ゲート電極をマスクとする自己整合法で
、Ａｓを７０ＫｅＶでドーズ量５ Ｘ １０工５ｃｍ″
″！イオン打込みを行いソース、ドレインのｎ型高濃度
不純物層を形成する（第１図Ｂ）。
用いるドライエツチング法によりゲート電極１５を形成
する。続いて、ゲート電極をマスクとする自己整合法で
、Ａｓを７０ＫｅＶでドーズ量５ Ｘ １０工５ｃｍ″
″！イオン打込みを行いソース、ドレインのｎ型高濃度
不純物層を形成する（第１図Ｂ）。
Ｎ２ガス雰囲気中、９００’Ｃ，６０分間の熱処理を行
った後に、ＣＶＤ法でＰＳＧ膜（リン硅酸ガラス）１６
を０．５μｍの厚さ形成し、ホトレ・シストパターンを
マスクとしてＣＨＦ ａガスを用いるドライエツチング
法でコンタクト穴を形成する。さらに、膜厚０．９μｍ
のＡＱ１７を堆積し、ホトレジストパターンをマスクに
Ｂ（ｌ１ｇおよびＣＣＱ ａガスを用いるドライエツチ
ング法で配線のパターンを形成後、水素雰囲気中、４５
０℃。
った後に、ＣＶＤ法でＰＳＧ膜（リン硅酸ガラス）１６
を０．５μｍの厚さ形成し、ホトレ・シストパターンを
マスクとしてＣＨＦ ａガスを用いるドライエツチング
法でコンタクト穴を形成する。さらに、膜厚０．９μｍ
のＡＱ１７を堆積し、ホトレジストパターンをマスクに
Ｂ（ｌ１ｇおよびＣＣＱ ａガスを用いるドライエツチ
ング法で配線のパターンを形成後、水素雰囲気中、４５
０℃。
３０分の熱処理を行う（第１図Ｃ）。
本実施例により製造した多結晶５１ＭＯ８型トランジス
タにおいて、ソースおよびドレインを接地し、ゲート電
極に電圧を印加しゲート酸化膜のリーク電流を測定した
ところ、電流１０ｎＡの時の電圧は２０Ｖであった。ゲ
ート酸化膜に同じ膜厚の９００℃の熱酸化膜を用いた場
合、同様のｔＩす定で得られた耐圧は１０ｖであり、Ｃ
ＶＤ酸化膜を用いることにより２倍に耐圧を向上させる
ことができた。
タにおいて、ソースおよびドレインを接地し、ゲート電
極に電圧を印加しゲート酸化膜のリーク電流を測定した
ところ、電流１０ｎＡの時の電圧は２０Ｖであった。ゲ
ート酸化膜に同じ膜厚の９００℃の熱酸化膜を用いた場
合、同様のｔＩす定で得られた耐圧は１０ｖであり、Ｃ
ＶＤ酸化膜を用いることにより２倍に耐圧を向上させる
ことができた。
実施例２
まず、実施例１と同じ製造方法により、Ｐ型Ｓｉ基板２
１上に、熱酸化膜２２．多結晶Ｓｉパターン２３を形成
する。次に、ＣＶＤ法により５ｉＯｚ膜を２５ｎｍ堆積
し、続いて９００℃において熱酸化を行いＳｉ○２膜２
４の膜厚を３０ｎｍとする。
１上に、熱酸化膜２２．多結晶Ｓｉパターン２３を形成
する。次に、ＣＶＤ法により５ｉＯｚ膜を２５ｎｍ堆積
し、続いて９００℃において熱酸化を行いＳｉ○２膜２
４の膜厚を３０ｎｍとする。
以下、実施例１と同じ製造方法により、ゲート電極２５
．ＰＳＧ膜２６．Ａｆｌ配線２７を形成して多結晶Ｓ
ｉ Ｍ ＯＳ型゛トランジスタを製造した。
．ＰＳＧ膜２６．Ａｆｌ配線２７を形成して多結晶Ｓ
ｉ Ｍ ＯＳ型゛トランジスタを製造した。
本実施例では、実施例１と同様にゲート酸化膜の高耐圧
化が達成できた。さらに、キャパシタ面積を０．０１ｃ
ｍ”とした時に、耐圧の落ちこぼれは実施例１の５％に
比べて１％以下に減少できた。
化が達成できた。さらに、キャパシタ面積を０．０１ｃ
ｍ”とした時に、耐圧の落ちこぼれは実施例１の５％に
比べて１％以下に減少できた。
実施例３
まず、実施例１および実施例２と同じ製造方法により、
ｐ型Ｓｉ基板３１上に熱酸化膜３２．多結晶Ｓｉパター
ン３３を形成する。次に、Ｓ ｉ Ｈ４ガスとＮ Ｈａ
ガスの熱分解を用いたＣＶＤ法により５ｉａＮａ膜を２
５ｎｍ堆積し、続いて９００℃。
ｐ型Ｓｉ基板３１上に熱酸化膜３２．多結晶Ｓｉパター
ン３３を形成する。次に、Ｓ ｉ Ｈ４ガスとＮ Ｈａ
ガスの熱分解を用いたＣＶＤ法により５ｉａＮａ膜を２
５ｎｍ堆積し、続いて９００℃。
２０分の熱酸化を行いゲート絶縁膜３４を形成する。
以下、実施例１および実施例２と同じ製造方法によりゲ
ート電極３５．ＰＳＧ膜３６．ＡＱ配線３７を形成して
多結晶５１ＭＯ８型トランジスタを製造した。
ート電極３５．ＰＳＧ膜３６．ＡＱ配線３７を形成して
多結晶５１ＭＯ８型トランジスタを製造した。
本実施例では、ゲート絶縁膜の耐圧は１５Ｖであった。
又、ドレイン電圧０．ＩＶ 、チャネル長およびチャネ
ル幅をそれぞれ２μｍおよび１５μｍとした時の相互コ
ンダクタンスは５ Ｘ １０””（ｍｈｏｓ）であった
、ゲート絶縁膜に同じ膜厚の酸化膜を用いた場合は２
、５ Ｘ １０ ”−８（ｍｈｏｓ）であり、約２倍に
増大できた。
ル幅をそれぞれ２μｍおよび１５μｍとした時の相互コ
ンダクタンスは５ Ｘ １０””（ｍｈｏｓ）であった
、ゲート絶縁膜に同じ膜厚の酸化膜を用いた場合は２
、５ Ｘ １０ ”−８（ｍｈｏｓ）であり、約２倍に
増大できた。
実施例４
以上述べた実施例１から実施例３はすべて、ゲート絶縁
膜上にゲート電極を有した構造である。
膜上にゲート電極を有した構造である。
この構造に対し、高濃度の不純物を含む多結晶Ｓｉゲー
ト電極上にゲート絶縁膜を形成した構造がある０本実施
例は、そのような構造に対して。
ト電極上にゲート絶縁膜を形成した構造がある０本実施
例は、そのような構造に対して。
絶縁耐圧の向上を図った例であり、第４図を用いて説明
する。
する。
まず、ｐ型Ｓｉ基板４１を用意し、熱酸化し３００ｎｍ
の５ｉＯｚ膜４２を形成する。その上にＬＰＣＶＤ法に
より３５０ｎｍの多結晶Ｓｉ膜を堆積し、８７５℃でＰ
ＯＣＱ ａによるリン拡散を行い、ホトレジストパタ
ーンをマスクとしてＣＣＱ４ガスを用いるドライエツチ
ング法によりゲート電極４３を形成する（第４図Ａ）。
の５ｉＯｚ膜４２を形成する。その上にＬＰＣＶＤ法に
より３５０ｎｍの多結晶Ｓｉ膜を堆積し、８７５℃でＰ
ＯＣＱ ａによるリン拡散を行い、ホトレジストパタ
ーンをマスクとしてＣＣＱ４ガスを用いるドライエツチ
ング法によりゲート電極４３を形成する（第４図Ａ）。
次に、ＳｉＨ４ガスの熱分解を用いたＣＶＤ法により５
ｉＯｚ膜を２５ｎｍ堆積し、続いて９００℃において熱
酸化を行い５ｉＯｚ膜４４の膜厚を３０ｎｍとする。そ
の上にＬ Ｐ ＣＶ Ｄ法により１１００ｎの多結晶Ｓ
ｉ膜４５を堆積し、ホトレジストパターンをマスクとＣ
ＣＱ ａガスを用いるドライエツチング法により多結晶
Ｓｉ［を所定の形状に加工する。次にＣＶＤ法によりＳ
ｘ Ｏ２膜４６を３０ｎｍ堆積し、多結晶Ｓｉ中にＢ
を２０Ｋ ｅ ＶでＩ Ｘ １０ ”ｃｏ＋−”イオン
打込みを行う（第４図Ｂ）。
ｉＯｚ膜を２５ｎｍ堆積し、続いて９００℃において熱
酸化を行い５ｉＯｚ膜４４の膜厚を３０ｎｍとする。そ
の上にＬ Ｐ ＣＶ Ｄ法により１１００ｎの多結晶Ｓ
ｉ膜４５を堆積し、ホトレジストパターンをマスクとＣ
ＣＱ ａガスを用いるドライエツチング法により多結晶
Ｓｉ［を所定の形状に加工する。次にＣＶＤ法によりＳ
ｘ Ｏ２膜４６を３０ｎｍ堆積し、多結晶Ｓｉ中にＢ
を２０Ｋ ｅ ＶでＩ Ｘ １０ ”ｃｏ＋−”イオン
打込みを行う（第４図Ｂ）。
次にホトレジストパターン４７をマスクとして、Ａｓを
７０ＫｓＶで５ Ｘ Ｉ Ｑ ”ａｍ−”イオン打込み
し、ソース・ドレインのｎ型高濃度不純物層を形成する
（第４図Ｃ）。
７０ＫｓＶで５ Ｘ Ｉ Ｑ ”ａｍ−”イオン打込み
し、ソース・ドレインのｎ型高濃度不純物層を形成する
（第４図Ｃ）。
Ｎ２ガス雰囲気中、９００℃、６０分間の熱処理を行っ
た後に、ＣＶＤ法でＰＳＧ膜４８ ｔＯ，５μｍの厚さ
形成し、ホトレジス！−パターンをマスクとしてＣＨＦ
ｓガスを用いるドライエツチング法でコンタクト穴を
形成する。さらに、膜ｎ０．９μｍのＡｌ２４９を堆積
し、ホトレジストパターンをマスクにＢＣＱｓおよびＣ
ＣＱ ４ガスを用いるドライエツチング法で配線のパタ
ーンを形成後、水素雰囲気中、４５０℃、３０分の熱処
理を行う（第４図Ｄ）。
た後に、ＣＶＤ法でＰＳＧ膜４８ ｔＯ，５μｍの厚さ
形成し、ホトレジス！−パターンをマスクとしてＣＨＦ
ｓガスを用いるドライエツチング法でコンタクト穴を
形成する。さらに、膜ｎ０．９μｍのＡｌ２４９を堆積
し、ホトレジストパターンをマスクにＢＣＱｓおよびＣ
ＣＱ ４ガスを用いるドライエツチング法で配線のパタ
ーンを形成後、水素雰囲気中、４５０℃、３０分の熱処
理を行う（第４図Ｄ）。
本実施例においてもゲート酸化膜の絶縁耐圧は熱酸化膜
のみの場合に比べて２倍に向上させることができた。し
かも高濃度多結晶Ｓｉ上に３０ｎｍ以下の薄いゲート酸
化膜を形成する本実施例のような構造では、熱酸化膜で
は膜厚の制御が困難であるがＣＶＤ法を利用した本法で
は膜厚の制御が容易となる。
のみの場合に比べて２倍に向上させることができた。し
かも高濃度多結晶Ｓｉ上に３０ｎｍ以下の薄いゲート酸
化膜を形成する本実施例のような構造では、熱酸化膜で
は膜厚の制御が困難であるがＣＶＤ法を利用した本法で
は膜厚の制御が容易となる。
上記説明から明らかなように、本発明によれば多結晶５
１ＭＯ８型トランジスタのゲート絶縁膜をＣＶＤ膜を堆
積した後に酸化性雰囲気で熱処理することによって形成
し、絶縁耐圧を２倍に向上できた。さらに、このように
して形成したゲート絶縁膜は欠陥密度が小さく、耐圧の
落ちひぼれの少ないものとなる。
１ＭＯ８型トランジスタのゲート絶縁膜をＣＶＤ膜を堆
積した後に酸化性雰囲気で熱処理することによって形成
し、絶縁耐圧を２倍に向上できた。さらに、このように
して形成したゲート絶縁膜は欠陥密度が小さく、耐圧の
落ちひぼれの少ないものとなる。
本実施例ではｎチャネル型電界効果トランジスタを示し
たが、本発明はそれに限定されるものではなく、ｐチャ
ンネル型電界効果トランジスタにも適用可能である。ま
た多結晶ＳｉＭＯＳトランジスタはＳ ｊ、 ０２膜上
に形成したが、それに限定されるものではなく、本発明
は他の導体、半導体。
たが、本発明はそれに限定されるものではなく、ｐチャ
ンネル型電界効果トランジスタにも適用可能である。ま
た多結晶ＳｉＭＯＳトランジスタはＳ ｊ、 ０２膜上
に形成したが、それに限定されるものではなく、本発明
は他の導体、半導体。
絶縁物上に形成する場合も適用可能である。
第１図は、本発明の実施例１の製造工程の断面図である
。 第２図および第３図はそれぞれ実施例２および実施例３
の断面図である。 第４図は、本発明の実施例４の製造工程の断面図である
。 １１．２１，３１，４１・・・ｐ型Ｓｉ基板、１２゜２
２．３２，４２，４７・・・ＳｉＯ２，１３，２３゜３
３．４５・・・多結晶Ｓｉ（能動層）、１４，２４゜３
４．４４・・・ゲート絶縁膜、１５，２５，３５゜４３
・・・多結晶Ｓｉゲート、１６，２６，３６゜４８・・
・ＰＳＧパシベーション膜、１７，２７，３７．４９・
・・Ａｆｌ。 皐 ｌ 口 ＋＋＋ ＋ ψ 第 ４ Σ
。 第２図および第３図はそれぞれ実施例２および実施例３
の断面図である。 第４図は、本発明の実施例４の製造工程の断面図である
。 １１．２１，３１，４１・・・ｐ型Ｓｉ基板、１２゜２
２．３２，４２，４７・・・ＳｉＯ２，１３，２３゜３
３．４５・・・多結晶Ｓｉ（能動層）、１４，２４゜３
４．４４・・・ゲート絶縁膜、１５，２５，３５゜４３
・・・多結晶Ｓｉゲート、１６，２６，３６゜４８・・
・ＰＳＧパシベーション膜、１７，２７，３７．４９・
・・Ａｆｌ。 皐 ｌ 口 ＋＋＋ ＋ ψ 第 ４ Σ
Claims (1)
- １、多結晶Ｓｉ中にソースおよびドレイン領域を形成し
、電流経路を多結晶Ｓｉとする多結晶ＳｉＭＯＳ型電界
効果トランジスタにおいて、ゲート絶縁膜が化学気相蒸
着で、あるいは化学気相蒸着で絶縁膜を形成した後酸化
性雰囲気中で熱処理して形成されたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253649A JPH0196960A (ja) | 1987-10-09 | 1987-10-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253649A JPH0196960A (ja) | 1987-10-09 | 1987-10-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196960A true JPH0196960A (ja) | 1989-04-14 |
Family
ID=17254262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253649A Pending JPH0196960A (ja) | 1987-10-09 | 1987-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196960A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000174282A (ja) * | 1998-12-03 | 2000-06-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6849872B1 (en) | 1991-08-26 | 2005-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US7019385B1 (en) | 1996-04-12 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| JP2009065187A (ja) * | 2008-10-29 | 2009-03-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1987
- 1987-10-09 JP JP62253649A patent/JPH0196960A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849872B1 (en) | 1991-08-26 | 2005-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US7855106B2 (en) | 1991-08-26 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7019385B1 (en) | 1996-04-12 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US7838968B2 (en) | 1996-04-12 | 2010-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| JP2000174282A (ja) * | 1998-12-03 | 2000-06-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2009065187A (ja) * | 2008-10-29 | 2009-03-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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