JPS63316510A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPS63316510A JPS63316510A JP62152562A JP15256287A JPS63316510A JP S63316510 A JPS63316510 A JP S63316510A JP 62152562 A JP62152562 A JP 62152562A JP 15256287 A JP15256287 A JP 15256287A JP S63316510 A JPS63316510 A JP S63316510A
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000005669 field effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は昇圧回路に関し、特にＩＧ−ＦＥＴを利用し、
与えられる電源電圧よりも高い電圧出力を効率的に得る
ことを図った昇圧回路に関する。
与えられる電源電圧よりも高い電圧出力を効率的に得る
ことを図った昇圧回路に関する。
従来、この種のＩＧ−ＦＥＴでｉｖｉされた昇圧回路の
１つの第３図に示す昇圧回路がある。この種の昇圧回路
は、クロック入力端子６．７から入力するクロックφ、
「で駆動し昇圧回路が動作する２この昇圧回路の■Ｇ−
ＦＥＴ ＴＤｏ〜ＴＤｎはダイオード接続されている為
、逆流することはなくクロック半サイクルごとに電荷が
吹成と後段に伝達されていき、出力端子８に付加された
出力電圧安定化用コンデンサＣＬが充電され、第２の電
源端子５から入力した電圧Ｖ１が最終的には（１）弐Ｖ
ｏ：出力端子８の出力電圧 Ｖｌ ：第２の電源端子の入力電圧 ＶＴ：バックゲート効果を含んだＴＤｏ〜ＴＤｎのしき
い値電圧 Ｎ ：ＩＧ−ＦＥＴとコンデンサで構成された回路の
段数 ■ｌ：クロツクφ、Ｔの出力振幅電圧 ■ｏ ：出力端子８から流れる負荷電流ｆ ：クロック
周波数 〔発明が解決しようとする問題点〕 上述した従来の昇圧回路では、（１）式のカッコ内にバ
ックゲート効果を含んだＴＤｏ〜ＴＤｎのしきい値電圧
７丁の項があり、このＶＴは製造条件に依存し、出力電
圧はわずかなＶＴの変動でもＮ倍されて大きく変動する
という欠点がある。さらにこのＶＴの項がある為にクロ
ック入力の出力振幅電圧Ｖβの値を小さくできないとい
う欠点がある。
１つの第３図に示す昇圧回路がある。この種の昇圧回路
は、クロック入力端子６．７から入力するクロックφ、
「で駆動し昇圧回路が動作する２この昇圧回路の■Ｇ−
ＦＥＴ ＴＤｏ〜ＴＤｎはダイオード接続されている為
、逆流することはなくクロック半サイクルごとに電荷が
吹成と後段に伝達されていき、出力端子８に付加された
出力電圧安定化用コンデンサＣＬが充電され、第２の電
源端子５から入力した電圧Ｖ１が最終的には（１）弐Ｖ
ｏ：出力端子８の出力電圧 Ｖｌ ：第２の電源端子の入力電圧 ＶＴ：バックゲート効果を含んだＴＤｏ〜ＴＤｎのしき
い値電圧 Ｎ ：ＩＧ−ＦＥＴとコンデンサで構成された回路の
段数 ■ｌ：クロツクφ、Ｔの出力振幅電圧 ■ｏ ：出力端子８から流れる負荷電流ｆ ：クロック
周波数 〔発明が解決しようとする問題点〕 上述した従来の昇圧回路では、（１）式のカッコ内にバ
ックゲート効果を含んだＴＤｏ〜ＴＤｎのしきい値電圧
７丁の項があり、このＶＴは製造条件に依存し、出力電
圧はわずかなＶＴの変動でもＮ倍されて大きく変動する
という欠点がある。さらにこのＶＴの項がある為にクロ
ック入力の出力振幅電圧Ｖβの値を小さくできないとい
う欠点がある。
また、（１）式のＶｌはバックゲート効果を含んでおり
、Ｖｏが（２）式の条件になると出力電圧Ｖ。はそれ以
上昇圧されないことを示している。
、Ｖｏが（２）式の条件になると出力電圧Ｖ。はそれ以
上昇圧されないことを示している。
■
ＶＴ＞Ｖφ−「ト ・・・・・・（２）し
たがって、従来の昇圧回路では入力する電源電圧が低く
なると昇圧可能な電圧が著しく低くなるという欠点があ
る。
たがって、従来の昇圧回路では入力する電源電圧が低く
なると昇圧可能な電圧が著しく低くなるという欠点があ
る。
本発明の目的は上述した欠点を除去し、製造条件の影響
やバックゲート効果の影響を排除して低電圧電源からの
効果的昇圧が可能な昇圧回路を提供することにある。
やバックゲート効果の影響を排除して低電圧電源からの
効果的昇圧が可能な昇圧回路を提供することにある。
本発明の昇圧回路は、ＩＧ−ＦＥＴで構成される集積回
路の第１の導電型の第１のＩＧ−ＦＥＴのドレインと第
２の導電型の第２のＩＧ、ＦＥＴのドレインとコンデン
サの一方の端子とを接続し前記第２の導電型の第２のＩ
Ｇ−ＦＥＴのソースと第１の電源のグランドとを接続し
、前記第２の導電型の第２のＩＧ−ＦＥＴとしきい値が
異なる第２の導電型の第３のＩＧ−ＦＥＴのソースと第
２の入力電源とを接続し、前記第１の導電型の第１のＩ
Ｇ−ＦＥＴのゲートと前記第２の導電型の第２のＩＧ−
ＦＥＴのゲートと前記第２の導電型の第３のＩＧ−ＦＥ
Ｔのゲートとクロック入力端子とを接続したうえ、前記
コンデンサの他方端子と前記第２の導電型の第３のＩＧ
−ＦＥＴのドレインとを接続してこれを出力としかつ前
記第１の導電型の第１のＩＧ−ＦＥＴのソースを入力と
する昇圧回路ブロックをＮ（Ｎ＝２．３・・・・・・）
段直列に接続して構成される。
路の第１の導電型の第１のＩＧ−ＦＥＴのドレインと第
２の導電型の第２のＩＧ、ＦＥＴのドレインとコンデン
サの一方の端子とを接続し前記第２の導電型の第２のＩ
Ｇ−ＦＥＴのソースと第１の電源のグランドとを接続し
、前記第２の導電型の第２のＩＧ−ＦＥＴとしきい値が
異なる第２の導電型の第３のＩＧ−ＦＥＴのソースと第
２の入力電源とを接続し、前記第１の導電型の第１のＩ
Ｇ−ＦＥＴのゲートと前記第２の導電型の第２のＩＧ−
ＦＥＴのゲートと前記第２の導電型の第３のＩＧ−ＦＥ
Ｔのゲートとクロック入力端子とを接続したうえ、前記
コンデンサの他方端子と前記第２の導電型の第３のＩＧ
−ＦＥＴのドレインとを接続してこれを出力としかつ前
記第１の導電型の第１のＩＧ−ＦＥＴのソースを入力と
する昇圧回路ブロックをＮ（Ｎ＝２．３・・・・・・）
段直列に接続して構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
Ｎ段の昇圧回路ブロック１０−１〜１０−Ｎから成り、
昇圧回路ブロック１０−１を例として説明すると、Ｐチ
ャンネルのエンハンスメント形ＩＧ・ＦＥＴのＴＡｌの
ドレインとＮチャンネルのエンハンスメント形ｌ０−Ｆ
ＥＴのＴＢｌのドレインと昇圧用コンデンサとを接続し
、Ｎチャンネルのエンハンスメント形ＩＧ、ＦＥＴのＴ
Ｂｌのソースと第１の電源端子３とを接続し、Ｎチャン
ネルのデプレッション形ＩＧ−ＦＥＴのＴ。１のソース
と第２の電源端子２とを接続し、Ｐチャンネルのエンハ
ンスメント形ＩＧ−ＦＥＴのゲートとＮチャンネルのエ
ンハンスメント形ＩＧ−ＦＥＴのＴＢｌのゲートとＮチ
ャンネルのデプレッション形ＩＧ・ＦＥＴのＴｃ１のゲ
ートとクロック入力端子１とを接続し、昇圧用コンデン
サＣ１の他の端子とＮチャンネルのデプレッション形Ｉ
Ｇ、ＦＥＴのＴｃ１のドレインとを接続してこれを出力
とし、かつＴＡｌのソースを入力したものを１つの回路
ブロックとし、この回路ブロックをＮ段直列に接続し、
１段目の昇圧回路ブロック１０−１の入力１１と第２の
電源端子２とを接続し、以下Ｎ段の昇圧ブロックを吹成
に直列に接続したあとＮ段目の昇圧６一 回路ブロック１０−Ｎの出力ＯｎとダイオードＤ１のア
ノードとを接続し、ダイオードＤ１のカソードと出力電
圧安定化用コンデンサＣＬと出力端子４とを接続し、ク
ロック入力端子１にはクロック入力、第２の電源端子２
には入力電源を、さらに第１の電源端子３はグランドに
接続した回路で構成される。
昇圧回路ブロック１０−１を例として説明すると、Ｐチ
ャンネルのエンハンスメント形ＩＧ・ＦＥＴのＴＡｌの
ドレインとＮチャンネルのエンハンスメント形ｌ０−Ｆ
ＥＴのＴＢｌのドレインと昇圧用コンデンサとを接続し
、Ｎチャンネルのエンハンスメント形ＩＧ、ＦＥＴのＴ
Ｂｌのソースと第１の電源端子３とを接続し、Ｎチャン
ネルのデプレッション形ＩＧ−ＦＥＴのＴ。１のソース
と第２の電源端子２とを接続し、Ｐチャンネルのエンハ
ンスメント形ＩＧ−ＦＥＴのゲートとＮチャンネルのエ
ンハンスメント形ＩＧ−ＦＥＴのＴＢｌのゲートとＮチ
ャンネルのデプレッション形ＩＧ・ＦＥＴのＴｃ１のゲ
ートとクロック入力端子１とを接続し、昇圧用コンデン
サＣ１の他の端子とＮチャンネルのデプレッション形Ｉ
Ｇ、ＦＥＴのＴｃ１のドレインとを接続してこれを出力
とし、かつＴＡｌのソースを入力したものを１つの回路
ブロックとし、この回路ブロックをＮ段直列に接続し、
１段目の昇圧回路ブロック１０−１の入力１１と第２の
電源端子２とを接続し、以下Ｎ段の昇圧ブロックを吹成
に直列に接続したあとＮ段目の昇圧６一 回路ブロック１０−Ｎの出力ＯｎとダイオードＤ１のア
ノードとを接続し、ダイオードＤ１のカソードと出力電
圧安定化用コンデンサＣＬと出力端子４とを接続し、ク
ロック入力端子１にはクロック入力、第２の電源端子２
には入力電源を、さらに第１の電源端子３はグランドに
接続した回路で構成される。
本実施例の昇圧回路の場合、クロック人力ＣＫのＬレベ
ルが第１の電源電位（ＯＶ）、Ｈレベルが第２の電源電
位（Ｖｌ ）で駆動されているとすると、タロツク人力
ＣＫがＨレベルの時、Ｎチャンネルのエンハンスメント
形ＩＧ−ＦＥＴのＴＢ１〜ＴＢｎ、及びＮチャンネルの
デプレッション形■Ｇ・ＦＥＴのＴ。１〜Ｔｏｎがオン
、Ｐチャンネルのエンハンスメント形ＩＧ−ＦＥＴのＴ
Ａ１〜ＴＡｆｌがオフとなり、昇圧用コンデンサＣ１〜
Ｃｎを充電する。
ルが第１の電源電位（ＯＶ）、Ｈレベルが第２の電源電
位（Ｖｌ ）で駆動されているとすると、タロツク人力
ＣＫがＨレベルの時、Ｎチャンネルのエンハンスメント
形ＩＧ−ＦＥＴのＴＢ１〜ＴＢｎ、及びＮチャンネルの
デプレッション形■Ｇ・ＦＥＴのＴ。１〜Ｔｏｎがオン
、Ｐチャンネルのエンハンスメント形ＩＧ−ＦＥＴのＴ
Ａ１〜ＴＡｆｌがオフとなり、昇圧用コンデンサＣ１〜
Ｃｎを充電する。
次にクロック入力ＣＫがＬレベルになると、Ｎチャンネ
ルのエンハンスメント形ＩＧ−ＦＥＴのＴＢＩ〜ＴＢｎ
及びＮチャンネルのデプレッション形■Ｇ・ＦＥＴの’
ｐｃ、−’ｒｃｎがオフ、Ｐチャンネルのエンハンスメ
ント形ＩＧ−ＦＥＴのＴＡ１〜ＴＡｌｌがオンとなり、
充電された昇圧用コンデンサＣ１〜Ｃｎが直列に接続さ
れた状態となる。
ルのエンハンスメント形ＩＧ−ＦＥＴのＴＢＩ〜ＴＢｎ
及びＮチャンネルのデプレッション形■Ｇ・ＦＥＴの’
ｐｃ、−’ｒｃｎがオフ、Ｐチャンネルのエンハンスメ
ント形ＩＧ−ＦＥＴのＴＡ１〜ＴＡｌｌがオンとなり、
充電された昇圧用コンデンサＣ１〜Ｃｎが直列に接続さ
れた状態となる。
したがって、出力端子４に出力される電圧は次Ｖｏ：出
力端子４の出力電圧 ■、：第２の電源端子２の入力電圧 Ｎ ：昇圧回路ブロックの段数 ■。：昇圧用コンデンサＣ，〜Ｃｎを充電した時のコン
デンサの両端の電 位差 ■ｏ：出力端子８から流れる負荷電流 ａ ：クロックのデユーティ−比などで決まる係数 ｆ ：クロック周波数 Ｃ：昇圧用コンデンサＣ１〜Ｃｎの容 量値 ■Ｄ：ダイオードの順方向電圧 上述した（３）式から明らかな如く、ｌｏ−ＦＥＴのし
きい値ＶＴの項を含まないため製造条件の影響やバック
ゲート効果による影響を受けず低電圧電源からの昇圧も
可能となる。
力端子４の出力電圧 ■、：第２の電源端子２の入力電圧 Ｎ ：昇圧回路ブロックの段数 ■。：昇圧用コンデンサＣ，〜Ｃｎを充電した時のコン
デンサの両端の電 位差 ■ｏ：出力端子８から流れる負荷電流 ａ ：クロックのデユーティ−比などで決まる係数 ｆ ：クロック周波数 Ｃ：昇圧用コンデンサＣ１〜Ｃｎの容 量値 ■Ｄ：ダイオードの順方向電圧 上述した（３）式から明らかな如く、ｌｏ−ＦＥＴのし
きい値ＶＴの項を含まないため製造条件の影響やバック
ゲート効果による影響を受けず低電圧電源からの昇圧も
可能となる。
第２図は第１図の実施例の出力波形の電圧／時間特性図
であり、第４図は第３図の従来の昇圧回路の出力波形の
電圧／時間特性図である。第４図の場合に比し、第３図
の特性では昇圧回路ブロックの段数に対応して出力電圧
が逐次増大していき、これに対応する出力が得られるの
に比し、第４図の場合は昇圧可能な電圧が制限される状
況を示している。なお、第４図の場合は出力電圧の変動
の可能性が高いことも前述したとおりである。
であり、第４図は第３図の従来の昇圧回路の出力波形の
電圧／時間特性図である。第４図の場合に比し、第３図
の特性では昇圧回路ブロックの段数に対応して出力電圧
が逐次増大していき、これに対応する出力が得られるの
に比し、第４図の場合は昇圧可能な電圧が制限される状
況を示している。なお、第４図の場合は出力電圧の変動
の可能性が高いことも前述したとおりである。
第５図は本発明の第２の実施例を示す回路図であり、第
１図の実施例の各ＩＧ−ＦＥＴのＰチャンネルとＮチャ
ンネルを入れ替えた状態として構成され、従ってこれら
ＩＧ−ＦＥＴの動作のオン。
１図の実施例の各ＩＧ−ＦＥＴのＰチャンネルとＮチャ
ンネルを入れ替えた状態として構成され、従ってこれら
ＩＧ−ＦＥＴの動作のオン。
オフ状態が第１図の場合と逆になるほかは、基本−９＝
的にはほぼ同一の機能を提供するものである。
以上説明したように本発明によれば、ＩＧ−ＦＥＴのし
きい値による影響を排除した昇圧回路構成とすることに
より、ＩＧ−ＦＥＴの製造条件の影響やバックゲート効
果による影響を受けず、低電圧電源からの昇圧が可能と
なる昇圧回路が実現できるという効果がある。
きい値による影響を排除した昇圧回路構成とすることに
より、ＩＧ−ＦＥＴの製造条件の影響やバックゲート効
果による影響を受けず、低電圧電源からの昇圧が可能と
なる昇圧回路が実現できるという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の実施例の出力波形の電圧／時間特性図、第３図は従
来の昇圧回路の例を示す回路図、第４図は第３図に示す
昇圧回路の出力波形の電圧／時間特性図、第５図は本発
明の第２の実施例を示す回路図である。 １・・・クロック入力端子、２．５・・・第２の電源端
子、３・・・第１の電源端子、４．８・・・出力端子、
６゜７・・・クロック入力端子、１０−１〜１０−Ｎ、
２０−１〜２０−Ｎ・・・昇圧回路ブロック、ｉ、〜ｉ
ｎ・・・昇圧回路ブロック入力、０〜Ｏｎ・・・昇圧回
路ブロック出力、ＴＡＩ〜ＴＡｎ、 ＴＥ、〜’ｒＥｎ
−・−Ｐチャンネルのエンハンスメント形ＩＧ−ＦＥＴ
、ＴＢｌ〜ＴＢ！、、 Ｔ、、〜ＴＦｎ・・・Ｎチャン
ネルのエンハンスメン）、形Ｉ Ｇ−Ｆ、Ｅ Ｔ 、Ｔ
ｃ＋〜Ｔｃｆｌ−Ｎチャンネルのデプレッション形Ｉ
Ｇ−Ｆ ＥＴ、 Ｔｏｏ〜Ｔｇｎ−Ｉ Ｇ−Ｆ Ｅ Ｔ
、ＴＧ、〜ＴＧｎ”’ Ｐチャンネルのデプレッショ
ン形ＩＧ−ＦＥＴ、ｃｌ〜Ｃｎ・・・昇圧用コンデンサ
、ＣＬ・・・出力電圧安定化用コンデンサ、Ｄ＋・・・
ダイオード。 −１１デ＼
図の実施例の出力波形の電圧／時間特性図、第３図は従
来の昇圧回路の例を示す回路図、第４図は第３図に示す
昇圧回路の出力波形の電圧／時間特性図、第５図は本発
明の第２の実施例を示す回路図である。 １・・・クロック入力端子、２．５・・・第２の電源端
子、３・・・第１の電源端子、４．８・・・出力端子、
６゜７・・・クロック入力端子、１０−１〜１０−Ｎ、
２０−１〜２０−Ｎ・・・昇圧回路ブロック、ｉ、〜ｉ
ｎ・・・昇圧回路ブロック入力、０〜Ｏｎ・・・昇圧回
路ブロック出力、ＴＡＩ〜ＴＡｎ、 ＴＥ、〜’ｒＥｎ
−・−Ｐチャンネルのエンハンスメント形ＩＧ−ＦＥＴ
、ＴＢｌ〜ＴＢ！、、 Ｔ、、〜ＴＦｎ・・・Ｎチャン
ネルのエンハンスメン）、形Ｉ Ｇ−Ｆ、Ｅ Ｔ 、Ｔ
ｃ＋〜Ｔｃｆｌ−Ｎチャンネルのデプレッション形Ｉ
Ｇ−Ｆ ＥＴ、 Ｔｏｏ〜Ｔｇｎ−Ｉ Ｇ−Ｆ Ｅ Ｔ
、ＴＧ、〜ＴＧｎ”’ Ｐチャンネルのデプレッショ
ン形ＩＧ−ＦＥＴ、ｃｌ〜Ｃｎ・・・昇圧用コンデンサ
、ＣＬ・・・出力電圧安定化用コンデンサ、Ｄ＋・・・
ダイオード。 −１１デ＼
Claims (1)
- 絶縁ゲート形電界効果トランジスタ（Ｉｎｓｕｌａｔｅ
ｄＧａｔｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏ
ｒ以下ＩＧ・ＦＥＴと省略する）で構成される集積回路
の第１の導電型の第１のＩＧ・ＦＥＴのドレインと第２
の導電型の第２のＩＧ・ＦＥＴのドレインとコンデンサ
の一方の端子とを接続し、前記第２の導電型の第２のＩ
Ｇ・ＦＥＴのソースと第１の電源のグランドとを接続し
、前記第２の導電型の第２のＩＧ・ＦＥＴとしきい値が
異なる第２の導電型の第３のＩＧ・ＦＥＴのソースと第
２の入力電源とを接続し、前記第１の導電型の第１のＩ
Ｇ・ＦＥＴのゲートと前記第２の導電型の第２のＩＧ・
ＦＥＴのゲートと前記第２の導電型の第３のＩＧ・ＦＥ
Ｔのゲートとクロック入力端子とを接続したうえ前記コ
ンデンサの他方の端子と前記第２の導電型の第３のＩＧ
・ＦＥＴのドレインとを接続してこれを出力としかつ前
記第１の導電型の第１のＩＧ・ＦＥＴのソースを入力と
する昇圧回路ブロックをＮ（Ｎ＝２、３……）段直列に
接続して成ることを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152562A JPS63316510A (ja) | 1987-06-18 | 1987-06-18 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152562A JPS63316510A (ja) | 1987-06-18 | 1987-06-18 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316510A true JPS63316510A (ja) | 1988-12-23 |
Family
ID=15543192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152562A Pending JPS63316510A (ja) | 1987-06-18 | 1987-06-18 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316510A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892267A (en) * | 1996-05-12 | 1999-04-06 | Oki Electric Industry Co., Ltd. | Multi-stage voltage-boosting circuit with boosted back-gate bias |
| US6838928B2 (en) | 2002-07-31 | 2005-01-04 | Renesas Technology Corp. | Boosting circuit configured with plurality of boosting circuit units in series |
-
1987
- 1987-06-18 JP JP62152562A patent/JPS63316510A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892267A (en) * | 1996-05-12 | 1999-04-06 | Oki Electric Industry Co., Ltd. | Multi-stage voltage-boosting circuit with boosted back-gate bias |
| US6838928B2 (en) | 2002-07-31 | 2005-01-04 | Renesas Technology Corp. | Boosting circuit configured with plurality of boosting circuit units in series |
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