JPS63316917A - 集積半導体回路内の発生器回路 - Google Patents
集積半導体回路内の発生器回路Info
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- JPS63316917A JPS63316917A JP63141465A JP14146588A JPS63316917A JP S63316917 A JPS63316917 A JP S63316917A JP 63141465 A JP63141465 A JP 63141465A JP 14146588 A JP14146588 A JP 14146588A JP S63316917 A JPS63316917 A JP S63316917A
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- 239000000758 substrate Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 239000000463 material Substances 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/02—Shaping pulses by amplifying
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- G—PHYSICS
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- H03K17/06—Modifications for ensuring a fully conducting state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、発生器回路の供給電圧にくらべて高められ
た電圧を有するクロック電圧を発生するための集積半導
体回路内の発生器回路に関するものである。
た電圧を有するクロック電圧を発生するための集積半導
体回路内の発生器回路に関するものである。
上記のような発生器回路はたとえば集積半導体回路、特
にＤＲＡＭにおいていわゆるワード線−電圧発生器とし
て使用されている。ＤＲＡＭにおけるこのような発生器
回路の意義および目的はたとえば、少なくともメモリセ
ルの選択トランジスタのカットオフ電圧の大きさだけ回
路装置全体の供給電圧を越えているクロック電圧を供給
することである。たいていはこのクロック電圧は供給電
圧の半分の大きさだけ高められている。このことはたと
えば、記憶すべき情報として選択されたメモリセルへの
論理１の書込みをその全電圧レベルで、すなわち上記の
カットオフ電圧の大きさだけ減ぜられることなく、可能
にする。
にＤＲＡＭにおいていわゆるワード線−電圧発生器とし
て使用されている。ＤＲＡＭにおけるこのような発生器
回路の意義および目的はたとえば、少なくともメモリセ
ルの選択トランジスタのカットオフ電圧の大きさだけ回
路装置全体の供給電圧を越えているクロック電圧を供給
することである。たいていはこのクロック電圧は供給電
圧の半分の大きさだけ高められている。このことはたと
えば、記憶すべき情報として選択されたメモリセルへの
論理１の書込みをその全電圧レベルで、すなわち上記の
カットオフ電圧の大きさだけ減ぜられることなく、可能
にする。
従来はこの目的で第５図に示すようにたとえば２つの互
いに直列に接続されているｎチャネル−トランジスタが
使用された。これらのトランジスタは基準電圧ＶＳＳ
（たとえばＯＶ）と供給電圧ＶＤＤ （たとえば５Ｖ）
にくらべて高められた電圧Ｖｘ（たとえば７．５Ｖ）と
の間に配置されている０両トランジスタの間に出力とし
て（スイッチング状態に応じて）ｖＳＳおよびＶｘのレ
ベルを有するクロック電圧Ｖが生ずる。一方のトランジ
スタはゲートにおいて通常のレベル（基準電位ＶＳＳお
よび供給電圧ＶＤＤ）で駆動されるが、他方のトランジ
スタのゲートにはレベルとして交互に基＊を圧■ＳＳと
クロック電圧Ｖｘにくらべてもう一度高められた、たと
えば供給電圧ＶＤＤの２倍の大きさくたとえばｌ０Ｖ）
の電圧が生ずる。
いに直列に接続されているｎチャネル−トランジスタが
使用された。これらのトランジスタは基準電圧ＶＳＳ
（たとえばＯＶ）と供給電圧ＶＤＤ （たとえば５Ｖ）
にくらべて高められた電圧Ｖｘ（たとえば７．５Ｖ）と
の間に配置されている０両トランジスタの間に出力とし
て（スイッチング状態に応じて）ｖＳＳおよびＶｘのレ
ベルを有するクロック電圧Ｖが生ずる。一方のトランジ
スタはゲートにおいて通常のレベル（基準電位ＶＳＳお
よび供給電圧ＶＤＤ）で駆動されるが、他方のトランジ
スタのゲートにはレベルとして交互に基＊を圧■ＳＳと
クロック電圧Ｖｘにくらべてもう一度高められた、たと
えば供給電圧ＶＤＤの２倍の大きさくたとえばｌ０Ｖ）
の電圧が生ずる。
このもう一度高められた電圧は、トランジスタのｎ゛拡
散領域とｐ基板との間に構成されているダイオード（ｎ
チャネル形式が仮定されている）の降伏電圧に達する。
散領域とｐ基板との間に構成されているダイオード（ｎ
チャネル形式が仮定されている）の降伏電圧に達する。
それによって半導体材料の電圧降伏および損傷の危険が
生ずる。
生ずる。
本発明の課題は、上記の問題を解決し、また上記の２倍
に高められた電圧値が必要とされない発生器回路を堤供
することである。
に高められた電圧値が必要とされない発生器回路を堤供
することである。
この課題は、本発明によれば、第１のＣＭＯＳインバー
タが入力側で第１のクロック信号と接続されており、そ
の出力端が発生器回路の出力信号としてクロック電圧を
導き、第２のＣＭＯＳインバータが入力側で第２のクロ
ック信号と接続されており、両インバータの第１の伝導
形式のトランジスタのソース端子が一方ではトランスフ
ァトランジスタを介して供給電位と接続されており、ま
た他方ではキャパシタンスを介してポンプ信号と接続さ
れており、トランスファトランジスタのゲートが第２の
ＣＭＯＳインバータの出力端と接続されており、トラン
スファトランジスタが同じく第１の伝導形式であること
により解決される。
タが入力側で第１のクロック信号と接続されており、そ
の出力端が発生器回路の出力信号としてクロック電圧を
導き、第２のＣＭＯＳインバータが入力側で第２のクロ
ック信号と接続されており、両インバータの第１の伝導
形式のトランジスタのソース端子が一方ではトランスフ
ァトランジスタを介して供給電位と接続されており、ま
た他方ではキャパシタンスを介してポンプ信号と接続さ
れており、トランスファトランジスタのゲートが第２の
ＣＭＯＳインバータの出力端と接続されており、トラン
スファトランジスタが同じく第１の伝導形式であること
により解決される。
本発明の実施Ｌｌｉ様は請求項２以下にあげられている
。
。
以下、第１図ないし第４図により本発明を一層詳細に説
明する。
明する。
第１図に示されている本発明の有利な実施例は２つのＣ
ＭＯＳインバータＩ！、１２を示す９両ＣＭＯＳインバ
ータのうち第１のもの（１１）は入力側で第１のクロッ
ク信号Ａと接続されている。
ＭＯＳインバータＩ！、１２を示す９両ＣＭＯＳインバ
ータのうち第１のもの（１１）は入力側で第１のクロッ
ク信号Ａと接続されている。
その出力端は発生されたクロック電圧■を発生器回路に
導く０両ＣＭＯＳインバータのうち第２のもの（Ｉ２）
は入力側で第２のクロック信号Ｂと接続されている。各
インバータ■１、Ｉ２は、通常のように、第１の伝導形
式のトランジスタＰ１、ρ２および第２の伝導形式のト
ランジスタｎ１、Ｉ２を含んでいる。第１の伝導形式は
ここではｐチャネルと仮定されている。相応に第２の伝
導形式はｎチャネルと仮定されている。対応付けは電気
的条件を考慮して反転されていてもよい、第２の伝導形
式のトランジスタｎ１、Ｉ２のソース端子は通常のよう
に基準電位ｖＳＳと接続されているが、第１の伝導形式
のトランジスタｐ１．Ｐ２のソース端子は同じく第１の
伝導形式のトランスファトランジスタＴＴを介して供給
電位ＶＤＤと接続されている。それらはさらにキャパシ
タンスＣを介してポンプ信号φと接続されている。トラ
ンスファトランジスタＴＴのゲートは第２のＣＭＯＳイ
ンバータ１２の出力端と接続されている。
導く０両ＣＭＯＳインバータのうち第２のもの（Ｉ２）
は入力側で第２のクロック信号Ｂと接続されている。各
インバータ■１、Ｉ２は、通常のように、第１の伝導形
式のトランジスタＰ１、ρ２および第２の伝導形式のト
ランジスタｎ１、Ｉ２を含んでいる。第１の伝導形式は
ここではｐチャネルと仮定されている。相応に第２の伝
導形式はｎチャネルと仮定されている。対応付けは電気
的条件を考慮して反転されていてもよい、第２の伝導形
式のトランジスタｎ１、Ｉ２のソース端子は通常のよう
に基準電位ｖＳＳと接続されているが、第１の伝導形式
のトランジスタｐ１．Ｐ２のソース端子は同じく第１の
伝導形式のトランスファトランジスタＴＴを介して供給
電位ＶＤＤと接続されている。それらはさらにキャパシ
タンスＣを介してポンプ信号φと接続されている。トラ
ンスファトランジスタＴＴのゲートは第２のＣＭＯＳイ
ンバータ１２の出力端と接続されている。
この回路の機能は第４図のタイムダイアダラムにより最
も良く明らかにされ得る。時点ｔｌまではクロック電圧
Ｖはインバータ１１の出力として第１のクロック信号Ａ
に基づいて論理Ｏに相応するほぼ■ＳＳにある。第２の
クロック信号Ｂに基づいてトランスファトランジスタＴ
Ｔは時点ｔ２まで導通している。その結果、インバータ
１１、Ｉ２の第１の伝導形式のトランジスタｐ１、ρ２
のソースは時点ｔ１まで論理工に相応するほぼ供給電位
ＶＤＤに予充電されている。
も良く明らかにされ得る。時点ｔｌまではクロック電圧
Ｖはインバータ１１の出力として第１のクロック信号Ａ
に基づいて論理Ｏに相応するほぼ■ＳＳにある。第２の
クロック信号Ｂに基づいてトランスファトランジスタＴ
Ｔは時点ｔ２まで導通している。その結果、インバータ
１１、Ｉ２の第１の伝導形式のトランジスタｐ１、ρ２
のソースは時点ｔ１まで論理工に相応するほぼ供給電位
ＶＤＤに予充電されている。
第１のクロック信号Ａに基づいてクロック電圧■は時点
ｔｌからは供給電位ＶＤＤを有する。この状態は時点Ｌ
３まで続く、時点ｔ３以後はインバータ１１＋２の第１
の伝導形式の両トランジスタｐｉ、ｐ２は両クロック信
号Ａおよび已に基づいて導通している。このことは、な
かんずく、トランスファトランジスタＴＴが（時点Ｌ２
以降は）遮断状態にされていることを意味する０時点ｔ
３でポンプ信号φはその状態を論理０（はぼ■ＳＳ）か
ら論理ｌ（はぼＶＤＤ）へ交代する。それによりキャパ
シタンスＣを介して充電シフト（“ブースティング）が
供給電位ＶＤＤを越える方向に行われる（充電は遮断状
態のトランスファトランジスタＴＴを経ずに供給電位Ｖ
ＤＤに向かって流れ得るり、第１の伝導形式の両トラン
ジスタｐ１、ｐ２はなお導通状態にあるので、充電シフ
トは両トランジスタｐ１、ｐ２に効果を現す。
ｔｌからは供給電位ＶＤＤを有する。この状態は時点Ｌ
３まで続く、時点ｔ３以後はインバータ１１＋２の第１
の伝導形式の両トランジスタｐｉ、ｐ２は両クロック信
号Ａおよび已に基づいて導通している。このことは、な
かんずく、トランスファトランジスタＴＴが（時点Ｌ２
以降は）遮断状態にされていることを意味する０時点ｔ
３でポンプ信号φはその状態を論理０（はぼ■ＳＳ）か
ら論理ｌ（はぼＶＤＤ）へ交代する。それによりキャパ
シタンスＣを介して充電シフト（“ブースティング）が
供給電位ＶＤＤを越える方向に行われる（充電は遮断状
態のトランスファトランジスタＴＴを経ずに供給電位Ｖ
ＤＤに向かって流れ得るり、第１の伝導形式の両トラン
ジスタｐ１、ｐ２はなお導通状態にあるので、充電シフ
トは両トランジスタｐ１、ｐ２に効果を現す。
こうしてクロック電圧■が供給電位ＶＤＤを越えて、オ
ーダーとして供給電位ＶＤＤの約半分だけＶＤＤを越え
ている（すなわち約７．５■の）値ＶＸに上昇する。そ
のより正確な値は一方では供給電位ＶＤＤに関係し、他
方では回路全体の設計に関係する。
ーダーとして供給電位ＶＤＤの約半分だけＶＤＤを越え
ている（すなわち約７．５■の）値ＶＸに上昇する。そ
のより正確な値は一方では供給電位ＶＤＤに関係し、他
方では回路全体の設計に関係する。
時点【４でポンプ信号φは論理Ｏに移行し、充電シフト
は終了され、また出力信号■は再び供給電位ＶＤＤの値
を有する０時点ｔ５でトランスファトランジスタＴＴは
再び第２のクロック信号Ｂにより導通状態になる０時点
ｔ６で再び出発状態となる。クロック電圧Ｖは第１めク
ロック信号Ａにより基準電位■ＳＳを有する。
は終了され、また出力信号■は再び供給電位ＶＤＤの値
を有する０時点ｔ５でトランスファトランジスタＴＴは
再び第２のクロック信号Ｂにより導通状態になる０時点
ｔ６で再び出発状態となる。クロック電圧Ｖは第１めク
ロック信号Ａにより基準電位■ＳＳを有する。
第２図による実施例では、インバータ１１．１２の第１
の伝導形式のトランジスタｐ１、ｐ２およびトランスフ
ァトランジスタＴＴの（０ＭＯ３において通常の）タブ
状に構成された基板範囲がそれぞれのソースとの接続（
第１図参照）の代わりにタブ電圧ＶＷと接続されている
。タブ電圧ＶＷはその際に少なくとも回路内に生ずる最
大の電位の大きさ、すなわちいまの場合には少なくとも
クロック電圧Ｖの上記の電位Ｖχの大きさである。
の伝導形式のトランジスタｐ１、ｐ２およびトランスフ
ァトランジスタＴＴの（０ＭＯ３において通常の）タブ
状に構成された基板範囲がそれぞれのソースとの接続（
第１図参照）の代わりにタブ電圧ＶＷと接続されている
。タブ電圧ＶＷはその際に少なくとも回路内に生ずる最
大の電位の大きさ、すなわちいまの場合には少なくとも
クロック電圧Ｖの上記の電位Ｖχの大きさである。
第１図および第２図による実施例では、第２の伝導形式
のトランジスタの基板範囲、すなわち選択された伝導形
式対応付けではインバータ■１、Ｉ２のｎチャネル−ト
ランジスタｎ１およびＩ２の基板範囲はそれぞれのｎチ
ャネル−トランジスタｎ１、Ｉ２のソースと接続されて
おり、またたいてい基準電位ｖＳＳにあるが、これらの
基板範囲は第３図による実施例では独自の基板バイアス
電圧ＶＢＢと接続されている。
のトランジスタの基板範囲、すなわち選択された伝導形
式対応付けではインバータ■１、Ｉ２のｎチャネル−ト
ランジスタｎ１およびＩ２の基板範囲はそれぞれのｎチ
ャネル−トランジスタｎ１、Ｉ２のソースと接続されて
おり、またたいてい基準電位ｖＳＳにあるが、これらの
基板範囲は第３図による実施例では独自の基板バイアス
電圧ＶＢＢと接続されている。
本発明を第１図ないし第３図ではｎタブ−ＣＭＯ８技術
により説明したが、以上の開示から単に相応の専門知識
の応用のもとに回路装置を相応に変形すれば、本発明が
ｐタブ−ＣＭＯ３技術によっても（たとえば第１図で電
位ｖＳＳおよびＶＤＤの交換およびｐチャネル−トラン
ジスタおよびｎチャネル−トランジスタの交換により）
実現され得ることは当業者により容易に理解されよう。
により説明したが、以上の開示から単に相応の専門知識
の応用のもとに回路装置を相応に変形すれば、本発明が
ｐタブ−ＣＭＯ３技術によっても（たとえば第１図で電
位ｖＳＳおよびＶＤＤの交換およびｐチャネル−トラン
ジスタおよびｎチャネル−トランジスタの交換により）
実現され得ることは当業者により容易に理解されよう。
第１図ないし第３図は本発明の有利な実施例の回路図、
第４図はタイムダイアダラム、第５図は電圧レベルの相
互関係を示す図である。 Ａ、Ｂ・・・クロック信号 Ｃ・・・キャパシタンス Ｉ１、Ｉ２・・・ＣＭＯＳインバータ ｎ１、ｎ２・・・第２の伝導形式のトランジスタｐｉ、
ｐ２・・・第１の伝導形式のトランジスタＴＴ・・・ト
ランスファトランジスタ ■・・・クロック電圧 ＶＢＢ・・・基板バイアス電圧 ＶＤＤ・・・供給電位 ＶＳＳ・・・基準電位 ＶＷ・・・タブ電圧 φ・・・ポンプ信号 Ｉ０ １ ＩＧ ２ ＩＧ ３
第４図はタイムダイアダラム、第５図は電圧レベルの相
互関係を示す図である。 Ａ、Ｂ・・・クロック信号 Ｃ・・・キャパシタンス Ｉ１、Ｉ２・・・ＣＭＯＳインバータ ｎ１、ｎ２・・・第２の伝導形式のトランジスタｐｉ、
ｐ２・・・第１の伝導形式のトランジスタＴＴ・・・ト
ランスファトランジスタ ■・・・クロック電圧 ＶＢＢ・・・基板バイアス電圧 ＶＤＤ・・・供給電位 ＶＳＳ・・・基準電位 ＶＷ・・・タブ電圧 φ・・・ポンプ信号 Ｉ０ １ ＩＧ ２ ＩＧ ３
Claims (1)
- 【特許請求の範囲】 １）発生器回路の供給電圧にくらべて高められた電圧を
有するクロック電圧を発生するための集積半導体回路内
の発生器回路において、第１のＣＭＯＳインバータ（Ｉ
１）が入力 側で第１のクロック信号（Ａ）と接続されており、その
出力端が発生器回路の出力信号としてクロック電圧（Ｖ
）を導き、 第２のＣＭＯＳインバータ（Ｉ２）が入力 側で第２のクロック信号（Ｂ）と接続されており、 両インバータ（Ｉ１、Ｉ２）の第１の伝導 形式のトランジスタ（ｐ１、ｐ２）のソース端子が一方
ではトランスファトランジスタ（ＴＴ）を介して供給電
位（ＶＤＤ）と接続されており、また他方ではキャパシ
タンス（Ｃ）を介してポンプ信号（φ）と接続されてお
り、トランスファトランジスタ（ＴＴ）のゲー トが第２のＣＭＯＳインバータ（Ｉ２）の出力端と接続
されており、 トランスファトランジスタ（ＴＴ）が同じ く第１の伝導形式である ことを特徴とする発生器回路。 ２）第１の伝導形式のトランジスタ（ｐ１、ｐ２；ＴＴ
）の基板範囲がそれぞれ各トランジスタに属するソース
と接続されていることを特徴とする請求項１記載の発生
器回路。 ３）第１の伝導形式のトランジスタ（ｐ１、ｐ２；ＴＴ
）の基板範囲が、発生器回路内に生ずる最高の電位と少
なくとも等大であるタブ電圧（ＶＷ）と接続されている
ことを特徴とする請求項１記載の発生器回路。 ４）第１の伝導形式と逆の第２の伝導形式であるインバ
ータ（Ｉ１、Ｉ２）の残りのトランジスタ（ｎ１、ｎ２
）の基板範囲が、これらのトランジスタ（ｎ１、ｎ２）
のソースと接続されていることを特徴とする請求項１な
いし３の１つに記載の発生器回路。 ５）第１の伝導形式と逆の第２の伝導形式であるインバ
ータ（Ｉ１、Ｉ２）の残りのトランジスタ（ｎ１、ｎ２
）の基板範囲が、独自の基板バイアス電圧（ＶＢＢ）と
接続されていることを特徴とする請求項１ないし３の１
つに記載の発生器回路。 ６）第１の伝導形式のトランジスタ（ｐ１、ｐ２；ＴＴ
）の基板範囲が、第２の伝導形式のトランジスタ（ｎ１
、ｎ２）の基板のなかの逆の伝導形式のタブに配置され
ていることを特徴とする請求項１ないし５の１つに記載
の発生器回路。 ７）第２の伝導形式のトランジスタ（ｎ１、ｎ２）の基
板範囲が、第１の伝導形式のトランジスタ（ｐ１、ｐ２
；ＴＴ）の基板のなかの逆の伝導形式のタブのなかに配
置されていることを特徴とする請求項１ないし５の１つ
に記載の発生器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3719360.0 | 1987-06-10 | ||
| DE3719360 | 1987-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316917A true JPS63316917A (ja) | 1988-12-26 |
| JP2613579B2 JP2613579B2 (ja) | 1997-05-28 |
Family
ID=6329420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63141465A Expired - Lifetime JP2613579B2 (ja) | 1987-06-10 | 1988-06-08 | 集積半導体回路内の発生器回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4833343A (ja) |
| EP (1) | EP0297276B1 (ja) |
| JP (1) | JP2613579B2 (ja) |
| KR (1) | KR960006438B1 (ja) |
| AT (1) | ATE73957T1 (ja) |
| DE (1) | DE3869229D1 (ja) |
| HK (1) | HK106293A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1232973B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
| KR940006998B1 (ko) * | 1991-05-28 | 1994-08-03 | 삼성전자 주식회사 | 높은 출력 이득을 얻는 데이타 출력 드라이버 |
| WO2008150033A1 (ja) * | 2007-06-08 | 2008-12-11 | The University Of Tokyo | エポキシドと二酸化炭素との立体選択的交互共重合 |
| JP2009215529A (ja) * | 2008-02-14 | 2009-09-24 | Keio Gijuku | ポリカーボネート樹脂の製造方法 |
| CN104810004A (zh) * | 2015-05-25 | 2015-07-29 | 合肥京东方光电科技有限公司 | 时钟信号生成电路、栅极驱动电路、显示面板及显示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
| US4460835A (en) * | 1980-05-13 | 1984-07-17 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator |
| JPS57152589A (en) * | 1981-03-13 | 1982-09-20 | Fujitsu Ltd | Semiconductor memory |
| EP0061513B1 (de) * | 1981-04-01 | 1984-10-10 | Deutsche ITT Industries GmbH | Integrierte Auswahlschaltung in CMOS-Technik für vier Potentiale und deren Vereinfachung für drei Potentiale |
| US4438346A (en) * | 1981-10-15 | 1984-03-20 | Advanced Micro Devices, Inc. | Regulated substrate bias generator for random access memory |
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
-
1988
- 1988-05-24 DE DE8888108268T patent/DE3869229D1/de not_active Expired - Lifetime
- 1988-05-24 EP EP88108268A patent/EP0297276B1/de not_active Expired - Lifetime
- 1988-05-24 AT AT88108268T patent/ATE73957T1/de not_active IP Right Cessation
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