JPS63318152A - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
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- JPS63318152A JPS63318152A JP62154011A JP15401187A JPS63318152A JP S63318152 A JPS63318152 A JP S63318152A JP 62154011 A JP62154011 A JP 62154011A JP 15401187 A JP15401187 A JP 15401187A JP S63318152 A JPS63318152 A JP S63318152A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
電荷蓄積容量の増大を図ったスタックドキャパシタの構
造に関し、電荷蓄積電極の大きさを、フォトリソグラフ
ィにおける解像限界であるパターン間隔によって制限さ
れる大きさよりも拡大して電荷蓄積電極の増大を図るこ
とを目的とし、半導体基板に形成された不純物拡散領域
上からワード線上に延在しほぼ垂直な端面を有する第１
の導電体層パターンと、該第１の導電体層パターンの端
面に選択的に被着され該第１の導電体層パターンとオー
ミックに接続するサイドウオール状の第２の導電体層と
よりなる電荷蓄積電極と、該電荷蓄積電極の全表面上に
形成された誘電体膜と、該電荷蓄積電極上を該誘電体膜
を介して覆う対向電極とを有してなるスタック構造の蓄
積キャパシタを具備せしめて構成する。
造に関し、電荷蓄積電極の大きさを、フォトリソグラフ
ィにおける解像限界であるパターン間隔によって制限さ
れる大きさよりも拡大して電荷蓄積電極の増大を図るこ
とを目的とし、半導体基板に形成された不純物拡散領域
上からワード線上に延在しほぼ垂直な端面を有する第１
の導電体層パターンと、該第１の導電体層パターンの端
面に選択的に被着され該第１の導電体層パターンとオー
ミックに接続するサイドウオール状の第２の導電体層と
よりなる電荷蓄積電極と、該電荷蓄積電極の全表面上に
形成された誘電体膜と、該電荷蓄積電極上を該誘電体膜
を介して覆う対向電極とを有してなるスタック構造の蓄
積キャパシタを具備せしめて構成する。
本発明はスタックドキャパシタを有するダイナミックラ
ンダムアクセスメモリ （ＤＲＡＭ）に係リ、特に電荷
蓄積容量の増大を図ったスタックドキャパシタの構造に
関する。
ンダムアクセスメモリ （ＤＲＡＭ）に係リ、特に電荷
蓄積容量の増大を図ったスタックドキャパシタの構造に
関する。
ＤＲＡＭにおいては、隣接するワード線の上部にキャパ
シタを延在させ、ワード線によって形成される凹凸の段
差部を含めてキャパシタの実効面積を増大し、これによ
って蓄積容量を増して読出し精度、及びα線ソフトエラ
ー耐性を向上して蓄積情報の信頼度を高めたスタック構
造の蓄積キャパシタが用いられる。
シタを延在させ、ワード線によって形成される凹凸の段
差部を含めてキャパシタの実効面積を増大し、これによ
って蓄積容量を増して読出し精度、及びα線ソフトエラ
ー耐性を向上して蓄積情報の信頼度を高めたスタック構
造の蓄積キャパシタが用いられる。
かかるスタックドキャパシタ構造のＤＲＡＭにおいて、
高集積化が進み、セル面積が更に縮小される際には、キ
ャパシタの実効面積が減少するのを極力抑えて読出し精
度及びα線ソフトエラー耐性の劣化を防止することが特
に必要になるが、セル面積が縮小され該セルが高密度に
配設される高集積度の該ＤＲＡＭにおいては、フォトリ
ソグラフィにおけるパターンの解像限界から必要になる
パターン間隔に制限されてキャパシタ電極の大きさが充
分に拡大できず、そのため満足する蓄積容量が得られな
いという問題があって、その改善が望まれている。
高集積化が進み、セル面積が更に縮小される際には、キ
ャパシタの実効面積が減少するのを極力抑えて読出し精
度及びα線ソフトエラー耐性の劣化を防止することが特
に必要になるが、セル面積が縮小され該セルが高密度に
配設される高集積度の該ＤＲＡＭにおいては、フォトリ
ソグラフィにおけるパターンの解像限界から必要になる
パターン間隔に制限されてキャパシタ電極の大きさが充
分に拡大できず、そのため満足する蓄積容量が得られな
いという問題があって、その改善が望まれている。
従来上記ＤＲＡＭにおける蓄積キャパシタは以下に第３
図（ａ）〜（Ｃ）を参照して示す方法により形成されて
いた。
図（ａ）〜（Ｃ）を参照して示す方法により形成されて
いた。
第３図ｆａｌ参照
即ち、先ず例えばｐ型シリコン（Ｓｔ）Ｍ板１上にゲー
ト絶縁膜３を形成し、該ゲート絶縁膜３上に例えば第１
のｎ９型多結晶シリコン（ポリＳｉ）層よりなり、眉間
絶縁膜となる第１の二酸化シリコン（ＳｉＯ□）膜６八
を上部に有するワード線（ゲート電極）４八、４Ｂ、４
Ｃ１４０等を形成し、該ワード線をマスクにして基板面
に不純物をイオン注入してキャパシタの蓄積電極に接続
される第１、第３のｎ“型Ｓ／Ｄ領域５Ａ、５Ｃ及びビ
ット線に接続される第２のｎ゛型Ｓ／Ｄ 領域５Ｂ等を
形成し、次いで該基板上に層間絶縁膜となる例えば第２
の５ｔ（ｈ膜を気相成長し、リアクティブイオンエツチ
ング（ＲＩＥ）処理を用いる通常の平面エツチング手段
により該第２のＳｉＯ□膜を選択的にエツチング除去し
てワード線４八、４Ｂ、 ４Ｇ、４Ｄ等の側面に第２の
ＳｉＯ□膜よりなるＳｉ０ｇサイドウオール６Ｂを形成
する。なおここで紙面に対して前後の方向を分離する図
示しないフィールド絶縁膜と上記５ｉ０２サイドウオー
ル６Ｂとによって、絶縁膜の開孔５１Ａ 、５１Ｃ及び
５１Ｂが形成される。
ト絶縁膜３を形成し、該ゲート絶縁膜３上に例えば第１
のｎ９型多結晶シリコン（ポリＳｉ）層よりなり、眉間
絶縁膜となる第１の二酸化シリコン（ＳｉＯ□）膜６八
を上部に有するワード線（ゲート電極）４八、４Ｂ、４
Ｃ１４０等を形成し、該ワード線をマスクにして基板面
に不純物をイオン注入してキャパシタの蓄積電極に接続
される第１、第３のｎ“型Ｓ／Ｄ領域５Ａ、５Ｃ及びビ
ット線に接続される第２のｎ゛型Ｓ／Ｄ 領域５Ｂ等を
形成し、次いで該基板上に層間絶縁膜となる例えば第２
の５ｔ（ｈ膜を気相成長し、リアクティブイオンエツチ
ング（ＲＩＥ）処理を用いる通常の平面エツチング手段
により該第２のＳｉＯ□膜を選択的にエツチング除去し
てワード線４八、４Ｂ、 ４Ｇ、４Ｄ等の側面に第２の
ＳｉＯ□膜よりなるＳｉ０ｇサイドウオール６Ｂを形成
する。なおここで紙面に対して前後の方向を分離する図
示しないフィールド絶縁膜と上記５ｉ０２サイドウオー
ル６Ｂとによって、絶縁膜の開孔５１Ａ 、５１Ｃ及び
５１Ｂが形成される。
第３図（ｂｌ参照
次いで該基板上にｎ°型の第２のポリＳｔ層を形成し、
エツチング手段にＲＩＢ処理を用いる通常のフォトリソ
グラフィによりパターニングを行って、開孔５１Ａ及び
５１Ｃ上に上記第２のｎ＋型ポリＳｔよりなる電荷蓄積
電極５２Ａ及び５２Ｂを、開孔５１Ｂ上にビット線接続
用電極５３をそれぞれ形成する。
エツチング手段にＲＩＢ処理を用いる通常のフォトリソ
グラフィによりパターニングを行って、開孔５１Ａ及び
５１Ｃ上に上記第２のｎ＋型ポリＳｔよりなる電荷蓄積
電極５２Ａ及び５２Ｂを、開孔５１Ｂ上にビット線接続
用電極５３をそれぞれ形成する。
第４図はこの工程完了時の平面図で、各対象物は同一符
号で示しである。
号で示しである。
なお上記パターニングに際して各電極間の最短間隔Ｄ１
は、フォトリングラフィにおけるアライナ−の解像の限
界により、通常１．５μｍ程度以上の値に制限される。
は、フォトリングラフィにおけるアライナ−の解像の限
界により、通常１．５μｍ程度以上の値に制限される。
第３図（Ｃ）参照
次いで例えば化学気相成長（ＣＶＤ）法により上記電極
５２Ａ 、５２Ｂ 、 ５３の表面を含む該基板上に例
えば窒化シリコン（ＳｉＪ、）誘電体膜１０を形成した
後、該基板上に第３のｎ゛型ポリＳｔ層を形成し、通常
の方法によりパターニングを行って、第３のポリＳｔ層
よりなり前記電荷蓄積電極５２Ａ 、５２Ｂ等の上部を
誘電体膜ＩＯを介して選択的に覆う一体の対向電極部ら
セルプレート５４を形成する。
５２Ａ 、５２Ｂ 、 ５３の表面を含む該基板上に例
えば窒化シリコン（ＳｉＪ、）誘電体膜１０を形成した
後、該基板上に第３のｎ゛型ポリＳｔ層を形成し、通常
の方法によりパターニングを行って、第３のポリＳｔ層
よりなり前記電荷蓄積電極５２Ａ 、５２Ｂ等の上部を
誘電体膜ＩＯを介して選択的に覆う一体の対向電極部ら
セルプレート５４を形成する。
以上のように従来のスタックドキャパシタ構造のＤＲＡ
Ｍにおける電荷蓄積電極５２Ａ 、５２Ｂ等は、ＲＩＥ
処理を用いるフォトリソグラフィによりパターニング形
成されており、そのために同層の導電体層（第２のポリ
Ｓｔ層）からパターニング形成される隣接パターン例え
ばビット線接続用電極５３との間隔が、前述したように
少なくともりソグラフィにおけるアライナ−の解像限界
である１、５μｍ程度以上に形成されていた。
Ｍにおける電荷蓄積電極５２Ａ 、５２Ｂ等は、ＲＩＥ
処理を用いるフォトリソグラフィによりパターニング形
成されており、そのために同層の導電体層（第２のポリ
Ｓｔ層）からパターニング形成される隣接パターン例え
ばビット線接続用電極５３との間隔が、前述したように
少なくともりソグラフィにおけるアライナ−の解像限界
である１、５μｍ程度以上に形成されていた。
そのため従来のスタックドキャパシタ構造のＤＲＡＭに
おいては、高集積化が進んでセル面積が縮小された際に
、上記パターニングに際しての解像限界から必要なパタ
ーン間隔に拘束されて電荷蓄積電極の大きさが小さく制
限されてキャパシタの蓄積容量が大幅に減少し、このた
めにα線ソフトエラー耐性及び情報読出し精度が劣化し
て該ＤＲＡＭ情報の信頼度が低下するという問題を生じ
ていた。
おいては、高集積化が進んでセル面積が縮小された際に
、上記パターニングに際しての解像限界から必要なパタ
ーン間隔に拘束されて電荷蓄積電極の大きさが小さく制
限されてキャパシタの蓄積容量が大幅に減少し、このた
めにα線ソフトエラー耐性及び情報読出し精度が劣化し
て該ＤＲＡＭ情報の信頼度が低下するという問題を生じ
ていた。
本発明が解決しようとするのは、上記のように従来のス
タックドキャパシタ構造のＤＲＡＭにおいては、高集積
化が進んだ時にキャパシタの蓄積容量が極端に減少して
該ＤＲＡＭ情報の信頼度が低下するという問題を生じて
いた点である。
タックドキャパシタ構造のＤＲＡＭにおいては、高集積
化が進んだ時にキャパシタの蓄積容量が極端に減少して
該ＤＲＡＭ情報の信頼度が低下するという問題を生じて
いた点である。
上記問題点は、半導体基板に形成された不純物拡散領域
上からワード線上に延在しほぼ垂直な端面を有する第１
の導電体層パターンと、該第１の導電体層パターンの端
面に選択的に被着され該第１の導電体層とオーミックに
接続するサイドウオール状の第２の導電体層パターンと
よりなる電荷蓄積電極と、該電荷蓄積電極の全表面上に
形成された誘電体膜と、該電荷蓄積電極上を該誘電体膜
を介して覆う対向電極とを有してなるスタック構造の蓄
積キャパシタを具備した本発明によるＤＲＡＭによって
解決される。
上からワード線上に延在しほぼ垂直な端面を有する第１
の導電体層パターンと、該第１の導電体層パターンの端
面に選択的に被着され該第１の導電体層とオーミックに
接続するサイドウオール状の第２の導電体層パターンと
よりなる電荷蓄積電極と、該電荷蓄積電極の全表面上に
形成された誘電体膜と、該電荷蓄積電極上を該誘電体膜
を介して覆う対向電極とを有してなるスタック構造の蓄
積キャパシタを具備した本発明によるＤＲＡＭによって
解決される。
即ち本発明に係るスタックドキャパシタ構造のＤＲＡＭ
においては、キャパシタを構成する電荷蓄積電極を、フ
ォトリソグラフィにおけるパターンの解像限界から必要
になる最低のパターン間隔によって制限される大きさの
フォトリングラフィ形成になる第１の導電体層パターン
と、その全周の端面にサイドウオール状に被着形成した
第２の導電体層とによって構成して、電荷蓄積電極の大
きさを、前記パターン間隔の解像限界寸法によって制限
される大きさよりも拡大する。
においては、キャパシタを構成する電荷蓄積電極を、フ
ォトリソグラフィにおけるパターンの解像限界から必要
になる最低のパターン間隔によって制限される大きさの
フォトリングラフィ形成になる第１の導電体層パターン
と、その全周の端面にサイドウオール状に被着形成した
第２の導電体層とによって構成して、電荷蓄積電極の大
きさを、前記パターン間隔の解像限界寸法によって制限
される大きさよりも拡大する。
これによって高集積化された際にも電荷蓄積容量の増大
が図られ、該ＤＲＡＭ情報の信頼度が向上する。
が図られ、該ＤＲＡＭ情報の信頼度が向上する。
以下本発明を、図を参照し、実施例により具体的に説明
する。
する。
第１図は本発明に係るＤＲＡＭの一実施例を模式的に示
す透視平面図（ａ）及びＡ−Ａ断面図（ｂ）、第２図ｔ
ａ＞〜（ｅ）はその製造方法を示す工程断面図である。
す透視平面図（ａ）及びＡ−Ａ断面図（ｂ）、第２図ｔ
ａ＞〜（ｅ）はその製造方法を示す工程断面図である。
全図を通じ同一対象物は同一符合で示す。
第１図（ａ）、（ｂ）において、１はｐ型シリコン（Ｓ
ｔ）基板、２はフィールド絶縁膜、３はゲート絶縁膜、
４＾、４Ｂ、 ４Ｃ，４Ｄは第１のｎ０型ポリ５ｉ（Ｐ
ｏｌｙ＾）層よりなるワード線（ゲート電極） 、５Ａ
、 ５Ｂ、 ５Ｃは第１、第２、第３の ｎ”型ソース
／ドレイン（Ｓ／Ｄ）領域、６＾、６Ｂは第１の層間絶
縁膜となるＳｉｎ。
ｔ）基板、２はフィールド絶縁膜、３はゲート絶縁膜、
４＾、４Ｂ、 ４Ｃ，４Ｄは第１のｎ０型ポリ５ｉ（Ｐ
ｏｌｙ＾）層よりなるワード線（ゲート電極） 、５Ａ
、 ５Ｂ、 ５Ｃは第１、第２、第３の ｎ”型ソース
／ドレイン（Ｓ／Ｄ）領域、６＾、６Ｂは第１の層間絶
縁膜となるＳｉｎ。
膜、７Ａ、７Ｂは厚さ２０００〜３０００人程度の第２
のｎ。
のｎ。
型ポリＳｉ （ＰｏｌｙＢ）層からバターニング形成さ
れた電荷蓄積電極の一部になる第１の導電体層パターン
、８は同じ＜ ＰｏｌｙＢ層からバターニング形成され
たビット線接続用電極、９は厚さ２０００〜３０００人
程度の第３のｎ９型ポリＳｔ （ＰｏｌｙＣ）層よりな
り第１の導電体層パターン及びビ・７ト線接続用電極の
端面にサイドウオール状に被着形成された第２の導電体
層、１０は少なくとも第１の導電体層パターンと第２の
導電体層の表出面上に形成された例えば厚さ２００人程
第０Ｓｉ３Ｎ、膜よりなる誘電体膜、１１は第４のｎ゛
型ポリ５ｔ（ＰｏｌｙＤ）層よりなる対向電極（セルプ
レート）、１２は対向電極の開孔、１３は燐珪酸ガラス
（ＰＳＧ）よりなる第２の眉間絶縁膜、１４はアルミニ
ウム等よりなるビット線を示している。
れた電荷蓄積電極の一部になる第１の導電体層パターン
、８は同じ＜ ＰｏｌｙＢ層からバターニング形成され
たビット線接続用電極、９は厚さ２０００〜３０００人
程度の第３のｎ９型ポリＳｔ （ＰｏｌｙＣ）層よりな
り第１の導電体層パターン及びビ・７ト線接続用電極の
端面にサイドウオール状に被着形成された第２の導電体
層、１０は少なくとも第１の導電体層パターンと第２の
導電体層の表出面上に形成された例えば厚さ２００人程
第０Ｓｉ３Ｎ、膜よりなる誘電体膜、１１は第４のｎ゛
型ポリ５ｔ（ＰｏｌｙＤ）層よりなる対向電極（セルプ
レート）、１２は対向電極の開孔、１３は燐珪酸ガラス
（ＰＳＧ）よりなる第２の眉間絶縁膜、１４はアルミニ
ウム等よりなるビット線を示している。
即ち本発明に係るＤＲＡＭセルは例えば同図に示される
ように、ＲＩＥ処理を用いるフォトリングラフィによっ
てバターニング形成されほぼ垂直な端面を有する第１の
導電体層パターン７Ａ、７Ｂ等のＰｏｌｙＢ層パターン
の全周端面に、後に説明する方法によって第１の導電体
層パターン７Ａ、７Ｂ等にそれぞれオーミックに接続す
るサイドウオール状の第２の導電体層９が被着形成され
、これによって電荷蓄積電極ＳＲ−１，５Ｅ−２等の外
形寸法が拡大される。この拡大寸法はサイドウオール状
の第２の導電体層９を形成する際のＰｏｌｙＣ層の厚さ
によって制御されるが、当実施例においてＰｏｌｙＢ層
からパターニング形成された従来の大きさに相当する第
１の導電体層パターン７Ａ、７ｂの外形寸法を３μｍ角
即ち９μｍ２の面積に形成し、サイドウオールを形成す
るＰｏｌｙＣ層の厚さを０．２μｍとした場合、該電荷
蓄積電極５Ｅ−１，５Ｅ−２等の拡大面積は ２゜５
６μｍ２程度になり、蓄積電■の増加率は約 ２８％程
度となる。
ように、ＲＩＥ処理を用いるフォトリングラフィによっ
てバターニング形成されほぼ垂直な端面を有する第１の
導電体層パターン７Ａ、７Ｂ等のＰｏｌｙＢ層パターン
の全周端面に、後に説明する方法によって第１の導電体
層パターン７Ａ、７Ｂ等にそれぞれオーミックに接続す
るサイドウオール状の第２の導電体層９が被着形成され
、これによって電荷蓄積電極ＳＲ−１，５Ｅ−２等の外
形寸法が拡大される。この拡大寸法はサイドウオール状
の第２の導電体層９を形成する際のＰｏｌｙＣ層の厚さ
によって制御されるが、当実施例においてＰｏｌｙＢ層
からパターニング形成された従来の大きさに相当する第
１の導電体層パターン７Ａ、７ｂの外形寸法を３μｍ角
即ち９μｍ２の面積に形成し、サイドウオールを形成す
るＰｏｌｙＣ層の厚さを０．２μｍとした場合、該電荷
蓄積電極５Ｅ−１，５Ｅ−２等の拡大面積は ２゜５
６μｍ２程度になり、蓄積電■の増加率は約 ２８％程
度となる。
以下に上記実施例に示すＤＲＡＭセルを形成する方法を
図を参照して説明する。
図を参照して説明する。
第２図（ａｌ参照
即ちｐ型Ｓｉ基板１上に従来同様の方法によりゲート絶
縁膜３を形成し、該ゲート絶縁膜３上に従来同様の方法
により、厚さ４０００人、幅（ゲート長）１．５μｍ程
度のｎ゛型のｐｏｌｙＡ Ｒよりなり上部に厚さ３００
０人程度０第１のＳｉＯ□膜６Ａ全６Ａるワード線４Ａ
、４Ｂ、４Ｃ１４Ｄ等を形成し、次いで該ワード線４Ａ
、４Ｂ、４Ｃ１４Ｄ等をマスクにし基板面に砒素（＾ｓ
＋ ）をイオン注入して電荷蓄積電極に接続される第１
１第３のソース／ドレイン（Ｓ／Ｄ）領域５Ａ、５Ｃと
ピント線に接続される第２のＳ／Ｄ領域５Ｂを形成する
。
縁膜３を形成し、該ゲート絶縁膜３上に従来同様の方法
により、厚さ４０００人、幅（ゲート長）１．５μｍ程
度のｎ゛型のｐｏｌｙＡ Ｒよりなり上部に厚さ３００
０人程度０第１のＳｉＯ□膜６Ａ全６Ａるワード線４Ａ
、４Ｂ、４Ｃ１４Ｄ等を形成し、次いで該ワード線４Ａ
、４Ｂ、４Ｃ１４Ｄ等をマスクにし基板面に砒素（＾ｓ
＋ ）をイオン注入して電荷蓄積電極に接続される第１
１第３のソース／ドレイン（Ｓ／Ｄ）領域５Ａ、５Ｃと
ピント線に接続される第２のＳ／Ｄ領域５Ｂを形成する
。
そして従来と同様に該基板上にＣＶＤ法により層間絶縁
膜となる例えば厚さ３０００人程度０第２のＳｉＯ□膜
を形成し、ＲＩＥ処理を用いる平面エツチング手段によ
り該第２の３３０ｇ膜を選択的にエツチング除去（ｉソ
チバンク）し、ワード線４Ａ、４Ｂ、４Ｃ１４０等の側
面にサイドウオール状の第２のＳｉＯ□膜６Ｂ全６Ｂ形
成する。
膜となる例えば厚さ３０００人程度０第２のＳｉＯ□膜
を形成し、ＲＩＥ処理を用いる平面エツチング手段によ
り該第２の３３０ｇ膜を選択的にエツチング除去（ｉソ
チバンク）し、ワード線４Ａ、４Ｂ、４Ｃ１４０等の側
面にサイドウオール状の第２のＳｉＯ□膜６Ｂ全６Ｂ形
成する。
そして更に従来と同様に該基板上にＣＶＤ法により厚さ
２０００〜３０００人程度のＰｏｌｙＢ層を形成し、イ
オン注入法等により該Ｐｏ１ｙＢ Ｊｉをｎ＋型にした
後、従来同様のＲＩＥ処理を用いるフォトリソグラフィ
によりパターニングして、該ｎ゛現型ＰｏｙＢ層よりな
り上記フォｊ・リソグラフィにおけるパターンの解像限
界寸法である例えば１．５μｍ程度の隣接パターンとの
パターン間隔を有して、第１、第３のＳ／Ｄ領域５Ａ、
５Ｃにそれぞれ接する第１の導電体層パターン７＾、
７Ｂ及び第２のＳ／Ｄｉｉｌ域５Ｂに接するビット線接
続電極８を形成する。
２０００〜３０００人程度のＰｏｌｙＢ層を形成し、イ
オン注入法等により該Ｐｏ１ｙＢ Ｊｉをｎ＋型にした
後、従来同様のＲＩＥ処理を用いるフォトリソグラフィ
によりパターニングして、該ｎ゛現型ＰｏｙＢ層よりな
り上記フォｊ・リソグラフィにおけるパターンの解像限
界寸法である例えば１．５μｍ程度の隣接パターンとの
パターン間隔を有して、第１、第３のＳ／Ｄ領域５Ａ、
５Ｃにそれぞれ接する第１の導電体層パターン７＾、
７Ｂ及び第２のＳ／Ｄｉｉｌ域５Ｂに接するビット線接
続電極８を形成する。
第２図（ｂ）参照
次いで本発明の方法においては、上記基板上にＣＶＯ法
により厚さ２０００〜３０００人程度のＰｏｌｙＣ層を
形成し、次いでイオン注入法等により該Ｐｏｌｙｃ層を
ｎ゛型にした後、ＲＩＥ処理により平面エツチング（エ
ンチパック）して該Ｐｏｌｙｃ層を選択的に除去し、第
１の導電体層パターン７Ａ、７Ｂ及びビット線接続電極
８パターンの全周端面にＰｏｌｙＣ層よりなるサイドウ
オール状の第２の導電体層９を残留形成せしめる。
により厚さ２０００〜３０００人程度のＰｏｌｙＣ層を
形成し、次いでイオン注入法等により該Ｐｏｌｙｃ層を
ｎ゛型にした後、ＲＩＥ処理により平面エツチング（エ
ンチパック）して該Ｐｏｌｙｃ層を選択的に除去し、第
１の導電体層パターン７Ａ、７Ｂ及びビット線接続電極
８パターンの全周端面にＰｏｌｙＣ層よりなるサイドウ
オール状の第２の導電体層９を残留形成せしめる。
なおここで前述したように、パターニング形成された従
来の大きさに相当する第１の導電体層パターン７Ａ、７
Ｂよりもサイドウオール状の第２の導電体Ｎ９の分だけ
０．４μｍ程度外形寸法の大きい電荷蓄積電極ＳＥ〜１
及び５Ｅ−２が形成される。
来の大きさに相当する第１の導電体層パターン７Ａ、７
Ｂよりもサイドウオール状の第２の導電体Ｎ９の分だけ
０．４μｍ程度外形寸法の大きい電荷蓄積電極ＳＥ〜１
及び５Ｅ−２が形成される。
第２図（Ｃ１参照
次いで従来同様、ＣＶＤ法により電荷蓄積電極Ｓ［！−
１，５Ｅ−２の表面を含む上記基板上に例えば厚さ２０
０人程ＰｏＳｉ３Ｎ、膜よりなる誘電体膜ｌＯを形成し
、次いで該基板上にＣＶＯ法により厚さ２０００〜３０
００人程度のＰｏ１ｙＤ 眉を形成し、次いでイオン注
入等により該ＰｏｌｙＤ層をｎ゛型にした後、従来と同
様なフォトリングラフィ技術により該ＰｏｌｙＤ層のパ
ターニングを行って、前記ビット線接続電極８の全面を
余裕を持って表出する開孔１２を有し、且つ少なくとも
電荷蓄積電極ＳＢ−１及び５Ｅ−２の上部を誘電体膜１
０を介して覆う一体のポリＳｉ対向電極（セルプレー）
）１１を形成する。
１，５Ｅ−２の表面を含む上記基板上に例えば厚さ２０
０人程ＰｏＳｉ３Ｎ、膜よりなる誘電体膜ｌＯを形成し
、次いで該基板上にＣＶＯ法により厚さ２０００〜３０
００人程度のＰｏ１ｙＤ 眉を形成し、次いでイオン注
入等により該ＰｏｌｙＤ層をｎ゛型にした後、従来と同
様なフォトリングラフィ技術により該ＰｏｌｙＤ層のパ
ターニングを行って、前記ビット線接続電極８の全面を
余裕を持って表出する開孔１２を有し、且つ少なくとも
電荷蓄積電極ＳＢ−１及び５Ｅ−２の上部を誘電体膜１
０を介して覆う一体のポリＳｉ対向電極（セルプレー）
）１１を形成する。
第１図参照
次いで通常の方法により、該基板上にＰＳＧ層間絶縁膜
１３を形成し、該層間絶縁膜１３にコンタクト窓を形成
し、該コンタクト窓部において前記ビット線接続用電極
８に接して該ＰＳＧ層間絶縁膜１３上にワード線に直角
な方向に延在するビット線■４を形成し、以後図示しな
いカバー絶縁膜の形成等がなされ本発明に係るＤＲＡＭ
セルが完成する。
１３を形成し、該層間絶縁膜１３にコンタクト窓を形成
し、該コンタクト窓部において前記ビット線接続用電極
８に接して該ＰＳＧ層間絶縁膜１３上にワード線に直角
な方向に延在するビット線■４を形成し、以後図示しな
いカバー絶縁膜の形成等がなされ本発明に係るＤＲＡＭ
セルが完成する。
以上の説明から明らかなように本発明によれば、ＤＲＡ
Ｍが具備するスタック構造の情報蓄積キャパシタの電荷
蓄積電極と、同層のポリＳｉ層を用いて形成される導電
性パターンとの間隔を、リソグラフィ工程におけるアナ
ライザーの解像限界から制限される最小パターン間隔よ
り更に近づけることができる。従って同一集積度におい
てその分、前述したように電荷蓄積電極の表面積が増し
、蓄積容量の増加が図れる。なおこの蓄積容量の増加率
は、前記サイドウオール状の第２の導電体層の厚さを変
えることによって成る程度調節することが可能である。
Ｍが具備するスタック構造の情報蓄積キャパシタの電荷
蓄積電極と、同層のポリＳｉ層を用いて形成される導電
性パターンとの間隔を、リソグラフィ工程におけるアナ
ライザーの解像限界から制限される最小パターン間隔よ
り更に近づけることができる。従って同一集積度におい
てその分、前述したように電荷蓄積電極の表面積が増し
、蓄積容量の増加が図れる。なおこの蓄積容量の増加率
は、前記サイドウオール状の第２の導電体層の厚さを変
えることによって成る程度調節することが可能である。
また本発明によれば、製造工程から第１の導電体層パタ
ーンと同層のポリＳｉ層からパターニング形成されるビ
ット線接続電極等の他の電極パターンも第１の導電体層
パターン即ち電荷蓄積電極と同様に拡大されるので、そ
れらの電極への配線接続窓形成時の位置合わせ余裕が増
し、製造工程が容易になると共に製造歩留りも向上する
。
ーンと同層のポリＳｉ層からパターニング形成されるビ
ット線接続電極等の他の電極パターンも第１の導電体層
パターン即ち電荷蓄積電極と同様に拡大されるので、そ
れらの電極への配線接続窓形成時の位置合わせ余裕が増
し、製造工程が容易になると共に製造歩留りも向上する
。
なお又、本発明において第１、第２の導電体層及びワー
ド線には、実施例に示すポリＳｉ層以外に高融点金属或
いは高融点金属シリサイド等も用いられる。
ド線には、実施例に示すポリＳｉ層以外に高融点金属或
いは高融点金属シリサイド等も用いられる。
以上説明のように本発明によれば、ＤＲＡＭセルを構成
するスタック構造の蓄積キャパシタの電荷蓄積電極の面
積を、フォトリソグラフィ工程におけるアナライザーの
解像限界に制限されずに更にパターン間隔を縮小して、
更に拡大させることができる。
するスタック構造の蓄積キャパシタの電荷蓄積電極の面
積を、フォトリソグラフィ工程におけるアナライザーの
解像限界に制限されずに更にパターン間隔を縮小して、
更に拡大させることができる。
従って本発明によれば高集積化されるＤＲＡＭセルの電
荷蓄積容量の増大が図られるので、ＤＲＡＭセルの読出
し精度及びα線ソフトエラー耐性が向上し、その情報の
信頼度が向上する。
荷蓄積容量の増大が図られるので、ＤＲＡＭセルの読出
し精度及びα線ソフトエラー耐性が向上し、その情報の
信頼度が向上する。
第１図は本発明の一実施例の平面（ａｌ及びＡ−Ａ断面
（ｂ）を示す模式図、 第２図（ａ）〜（Ｃ１は上記実施例に示すＤ ＲＡ Ｍ
セルの製造方法の一例を示す工程断面図、 第３図（ａｌ〜（Ｃ１は従来の製造方法の工程断面図、
第４図は同従来の製造方法の工程平面図である。 図において、 １はｐ型Ｓｉ基板、 ２はフィールド絶縁膜、 ３はゲート絶縁膜、 ４Ａ、 ４［１，４Ｃ，４Ｄはワード線、九、５Ｂ、５
Ｃは第１１第２、第３のＳ／Ｄ領域、６Ａ、６ＢはＳｉ
ｎ、膜、 ７Ａ、７Ｂは第１の導電体層パターン、８はビット線接
続電極、 ９はサイドウオール状の第２の導電体層、１０は５ｉ３
Ｎａ誘電体膜、 １１は対向電極（セルプレート）、 １２はビット線接続電極を完全に表出する対向電極の開
花、 １３はＰＳＧ層間絶縁膜、 １４はビット線 を示す。 （ｂ）Ａ−Ａ吋肋図 ントミ冷明６リー４；ミ′池イ列６勺ノ４３デ（（５ケ
獣 ４ ρ
（ｂ）を示す模式図、 第２図（ａ）〜（Ｃ１は上記実施例に示すＤ ＲＡ Ｍ
セルの製造方法の一例を示す工程断面図、 第３図（ａｌ〜（Ｃ１は従来の製造方法の工程断面図、
第４図は同従来の製造方法の工程平面図である。 図において、 １はｐ型Ｓｉ基板、 ２はフィールド絶縁膜、 ３はゲート絶縁膜、 ４Ａ、 ４［１，４Ｃ，４Ｄはワード線、九、５Ｂ、５
Ｃは第１１第２、第３のＳ／Ｄ領域、６Ａ、６ＢはＳｉ
ｎ、膜、 ７Ａ、７Ｂは第１の導電体層パターン、８はビット線接
続電極、 ９はサイドウオール状の第２の導電体層、１０は５ｉ３
Ｎａ誘電体膜、 １１は対向電極（セルプレート）、 １２はビット線接続電極を完全に表出する対向電極の開
花、 １３はＰＳＧ層間絶縁膜、 １４はビット線 を示す。 （ｂ）Ａ−Ａ吋肋図 ントミ冷明６リー４；ミ′池イ列６勺ノ４３デ（（５ケ
獣 ４ ρ
Claims (1)
- 【特許請求の範囲】 半導体基板に形成された不純物拡散領域上からワード
線上に延在しほぼ垂直な端面を有する第１の導電体層パ
ターンと、該第１の導電体層パターンの端面に選択的に
被着され該第１の導電体層パターンとオーミックに接続
するサイドウォール状の第２の導電体層とよりなる電荷
蓄積電極と、該電荷蓄積電極の全表面上に形成された誘
電体膜と、 該電荷蓄積電極上を該誘電体膜を介して覆う対向電極と
を有してなるスタック構造の蓄積キャパシタを具備した
ことを特徴とするダイナミックランダムアクセスメモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154011A JPS63318152A (ja) | 1987-06-19 | 1987-06-19 | ダイナミツクランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154011A JPS63318152A (ja) | 1987-06-19 | 1987-06-19 | ダイナミツクランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318152A true JPS63318152A (ja) | 1988-12-27 |
Family
ID=15574955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62154011A Pending JPS63318152A (ja) | 1987-06-19 | 1987-06-19 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318152A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
| US5591998A (en) * | 1988-01-08 | 1997-01-07 | Hitachi, Ltd. | Semiconductor memory device |
| US6878586B2 (en) | 1988-01-08 | 2005-04-12 | Renesas Technology Corp. | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
-
1987
- 1987-06-19 JP JP62154011A patent/JPS63318152A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591998A (en) * | 1988-01-08 | 1997-01-07 | Hitachi, Ltd. | Semiconductor memory device |
| US6878586B2 (en) | 1988-01-08 | 2005-04-12 | Renesas Technology Corp. | Semiconductor memory device |
| JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
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