JPH01243573A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01243573A JPH01243573A JP63069626A JP6962688A JPH01243573A JP H01243573 A JPH01243573 A JP H01243573A JP 63069626 A JP63069626 A JP 63069626A JP 6962688 A JP6962688 A JP 6962688A JP H01243573 A JPH01243573 A JP H01243573A
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- electrode
- bit line
- capacitor
- insulating film
- memory device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に係わり、特にダイナミック型
ＲＡＭ （ＤＲＡＭ）のセル構造およびその製造方法に
関する。
ＲＡＭ （ＤＲＡＭ）のセル構造およびその製造方法に
関する。
（従来の技術）
一個のＭＯＳトランジスタと一個のキャパシタによりメ
モリセルを構成するいわゆるＭＯ８型ＤＲＡＭは高集積
化の一途を辿っている高集積化に伴って情報を記憶する
キャパシタの面積が減少し。
モリセルを構成するいわゆるＭＯ８型ＤＲＡＭは高集積
化の一途を辿っている高集積化に伴って情報を記憶する
キャパシタの面積が減少し。
従って蓄積される電荷量が減少する。この結果、メモリ
内容が破壊されるといった問題（ソフトエラー）が生じ
ている。
内容が破壊されるといった問題（ソフトエラー）が生じ
ている。
このような問題を解決するため、多結晶シリコン等で形
成されたストレージ・ノードをシリコン基板上に形成し
、キャパシタの占有面積を拡大してキャパシタの容量を
増やし、蓄積される電荷量を増大させる方法が提案され
ている。
成されたストレージ・ノードをシリコン基板上に形成し
、キャパシタの占有面積を拡大してキャパシタの容量を
増やし、蓄積される電荷量を増大させる方法が提案され
ている。
第１３図（ａ）、（ｂ）、（ｃ）は、そのようなりＲＡ
Ｍの一例を示す平面図とそのＡ−Ａ’断面図、Ｂ−Ｂ’
断面図である０図では隣接する２ビット分を示している
。１０１はｐ型Ｓｉ基板であり、１０５は素子分離絶縁
膜である。Ｓｉ基板１０１上にストレージ・ノード・コ
ンタクト１１２を介して、例えば多結晶シリコンを用い
てストレージ・ノード電極１１３が形成されている。Ｍ
ＯＳキャパシタは、このストレージ・ノード電極１１３
の表面にキャパシタ絶縁膜１１４を介してプレート電極
１１５を堆積することによって得られる。またキャパシ
タ領域に隣接する位置にＭＯＳトランジスタが形成され
ている。
Ｍの一例を示す平面図とそのＡ−Ａ’断面図、Ｂ−Ｂ’
断面図である０図では隣接する２ビット分を示している
。１０１はｐ型Ｓｉ基板であり、１０５は素子分離絶縁
膜である。Ｓｉ基板１０１上にストレージ・ノード・コ
ンタクト１１２を介して、例えば多結晶シリコンを用い
てストレージ・ノード電極１１３が形成されている。Ｍ
ＯＳキャパシタは、このストレージ・ノード電極１１３
の表面にキャパシタ絶縁膜１１４を介してプレート電極
１１５を堆積することによって得られる。またキャパシ
タ領域に隣接する位置にＭＯＳトランジスタが形成され
ている。
即ち、ゲート絶縁膜１０９を介してゲート電極１１０が
形成され、このゲート電極をマスクとして不純物をイオ
ン注入して、ソース、ドレイン拡散層であるｎ型層１０
７が形成されている。この様なセルをスタックド・キャ
パシタ・セルと呼ぶ。
形成され、このゲート電極をマスクとして不純物をイオ
ン注入して、ソース、ドレイン拡散層であるｎ型層１０
７が形成されている。この様なセルをスタックド・キャ
パシタ・セルと呼ぶ。
このスタックド・キャパシタ・セルは、ストレージ・ノ
ード電極１１３を素子分離領域１０５の上まで拡大でき
、また、ストレージ・ノード電極１１３の段差１１３′
を利用できることから、キャパシタ容量をプレーナ構造
のＤＲＡＭより数倍以上に高めることができる。これに
より、メモリセル占有面積を縮小しても蓄積電荷量の減
少を防止することができる。また、さらに、ストレージ
・ノード部の拡散層は、ストレージ・ノード電極１１３
の下の拡散層１０７の領域だけとなり、アルファ線によ
り発生した電荷を収集する拡散層の面積が極めて小さく
、ソフト・エラーに強いセル構造となっている。
ード電極１１３を素子分離領域１０５の上まで拡大でき
、また、ストレージ・ノード電極１１３の段差１１３′
を利用できることから、キャパシタ容量をプレーナ構造
のＤＲＡＭより数倍以上に高めることができる。これに
より、メモリセル占有面積を縮小しても蓄積電荷量の減
少を防止することができる。また、さらに、ストレージ
・ノード部の拡散層は、ストレージ・ノード電極１１３
の下の拡散層１０７の領域だけとなり、アルファ線によ
り発生した電荷を収集する拡散層の面積が極めて小さく
、ソフト・エラーに強いセル構造となっている。
しかし、このセル構造では、以下に述べる大きな欠点が
ある。すなわち、平坦性の悪さおよびそれに起因する加
工の難しさである。スタックド・キャパシタ・セルの電
極数に注目すると、電荷をストレージ・ノード電極１１
３に蓄えるため、通常のシリコン基板上に蓄える平面セ
ルに比較して電極数が１層多くなる。そのため、上の層
になる程、下地の平坦性が悪く、フォトリソグラフィー
やエツチングにおける加工が難しくなり、各電極のオー
プン不良やショート不良が多発してしまう。
ある。すなわち、平坦性の悪さおよびそれに起因する加
工の難しさである。スタックド・キャパシタ・セルの電
極数に注目すると、電荷をストレージ・ノード電極１１
３に蓄えるため、通常のシリコン基板上に蓄える平面セ
ルに比較して電極数が１層多くなる。そのため、上の層
になる程、下地の平坦性が悪く、フォトリソグラフィー
やエツチングにおける加工が難しくなり、各電極のオー
プン不良やショート不良が多発してしまう。
即ち、ストレージ・ノード電極１１３． キャパシタ
絶縁膜１１４、プレート電極１１５の段差により層間絶
縁膜１１６の上面と基板とのレベル差が大きくなり、ビ
ット線の加工が難しくなる。またビット線金属の被覆性
についても好ましくない。殊に高集把 積がを図る場合、ストレージ・ノード電極１１３の１面
積が小さくなるのでキャパシタ容量を一定に保つためス
トレージ・ノード電極１１３の膜厚を厚くし段差１１３
′の容量の比率を高める必要が生じる。
絶縁膜１１４、プレート電極１１５の段差により層間絶
縁膜１１６の上面と基板とのレベル差が大きくなり、ビ
ット線の加工が難しくなる。またビット線金属の被覆性
についても好ましくない。殊に高集把 積がを図る場合、ストレージ・ノード電極１１３の１面
積が小さくなるのでキャパシタ容量を一定に保つためス
トレージ・ノード電極１１３の膜厚を厚くし段差１１３
′の容量の比率を高める必要が生じる。
こうした場合、上記問題格より顕著になる。また、プレ
ート電極１１５の加工についても、ビット線１１８し ＾基板をコンタクトさせるためにストレージ・ノード電
極１１３のエツジとビット線コンタクト１１７の間でプ
レート電極１１５を加工する必要があり寸法的に余裕が
なく高集積化に不利であり、また下地の段差が大きいた
めプレート電極１１５の加工も難しい。
ート電極１１５の加工についても、ビット線１１８し ＾基板をコンタクトさせるためにストレージ・ノード電
極１１３のエツジとビット線コンタクト１１７の間でプ
レート電極１１５を加工する必要があり寸法的に余裕が
なく高集積化に不利であり、また下地の段差が大きいた
めプレート電極１１５の加工も難しい。
（発明が解決しようとする課題）
以上のように、従来のスタック・キャパシタ・セル構造
を持つＤＲＡＭでは、平坦性が悪く、加工が難しいこと
等により、高集積化が困難であった。
を持つＤＲＡＭでは、平坦性が悪く、加工が難しいこと
等により、高集積化が困難であった。
本発明は、この様な問題点を解決したＤＲＡＭとその製
造方法を提供することを目的とする。
造方法を提供することを目的とする。
［発明の構成〕
（課題を解決するための手段）
本発明のメモリセルではｌＭＯＳトランジスタのソース
、ドレインいずれか一方の拡散層は記憶された電荷を取
り出すためのビット線に接続されている。前記ビット線
は前記ＭＯＳトランジスタの上部に形成されている。キ
ャパシタは、半導体基板上に形成された第一のキャパシ
タ電極と、この電極に重ねてその表面に絶縁膜を介して
形成された第二のキャパシタ電極から構成され、前記第
一のキャパシタ電極は前記ＭＯＳトランジスタの前記ビ
ット線が接続されていない側の拡散層に接続されており
、しかも前記第一のキャパシタ電極は前記ビット線の上
部に形成されている。
、ドレインいずれか一方の拡散層は記憶された電荷を取
り出すためのビット線に接続されている。前記ビット線
は前記ＭＯＳトランジスタの上部に形成されている。キ
ャパシタは、半導体基板上に形成された第一のキャパシ
タ電極と、この電極に重ねてその表面に絶縁膜を介して
形成された第二のキャパシタ電極から構成され、前記第
一のキャパシタ電極は前記ＭＯＳトランジスタの前記ビ
ット線が接続されていない側の拡散層に接続されており
、しかも前記第一のキャパシタ電極は前記ビット線の上
部に形成されている。
このようなメモリセル構造を得る本発明の方法は、素子
分離された各メモリセル領域の基板表面にゲート絶縁膜
を介してゲート電極を形成する。
分離された各メモリセル領域の基板表面にゲート絶縁膜
を介してゲート電極を形成する。
次に、前記ゲート電極をマスクとして不純物をドープし
てソース、ドレインの拡散層を形成し、前記ソース、ド
レインの一方の拡散層に接続されたビット線を形成する
。そして、第一のキャパシタ電極を前記ソース、ドレイ
ンのうちビット線に接続されていない方の拡散層に接続
し、しかも前記ビット線の上部に形成する。そして、該
キャパシタ電極の表面に絶縁膜を介して第二のキャパシ
タ電極を形成する。
てソース、ドレインの拡散層を形成し、前記ソース、ド
レインの一方の拡散層に接続されたビット線を形成する
。そして、第一のキャパシタ電極を前記ソース、ドレイ
ンのうちビット線に接続されていない方の拡散層に接続
し、しかも前記ビット線の上部に形成する。そして、該
キャパシタ電極の表面に絶縁膜を介して第二のキャパシ
タ電極を形成する。
（作 用）
本発明のメモリセル構造を用いると、ビット線形成時に
はその下層の配線はゲート電極のみのため、平坦性は良
好であり加工は容易である。また。
はその下層の配線はゲート電極のみのため、平坦性は良
好であり加工は容易である。また。
第二のキャパシタ電極は、ビット線コンタクトのための
窓明けが必要ない、このため、第一のキャパシタ電極を
厚くしても、ビット線および第二のキャパシタ電極の加
工は影響を受けない。
窓明けが必要ない、このため、第一のキャパシタ電極を
厚くしても、ビット線および第二のキャパシタ電極の加
工は影響を受けない。
このように本発明のメモリセル構造を用いることにより
スタックド・キャパシタ・セルの欠点である平坦性の悪
さ及びそれに起因する加工の難しさを解決することがで
きる。
スタックド・キャパシタ・セルの欠点である平坦性の悪
さ及びそれに起因する加工の難しさを解決することがで
きる。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）、（ｂ）、（Ｑ）、（ｄ）は、一実施例の
ＤＲＡＭのビット線方向に隣接する２ビット分を示す平
面図（ａ）と、そのＡ−Ａ’断面図（ｂ）、Ｂ−Ｂ′断
面図（ｃ）およびｃ−ｃ’断面図（ｄ）である。
ＤＲＡＭのビット線方向に隣接する２ビット分を示す平
面図（ａ）と、そのＡ−Ａ’断面図（ｂ）、Ｂ−Ｂ′断
面図（ｃ）およびｃ−ｃ’断面図（ｄ）である。
ｐ型シリコン基板１の素子分離絶縁膜２で分離されたメ
モリセル内に、ゲート絶縁膜３を介してゲート電極４に
よりＭＯＳトランジスタが形成されている。ビット線１
０はビット線コンタクト９によりｐａｄ電極７に接続さ
れているａ ｐａｄ電極７はｎ型拡散層に接続されてい
る。ストレージ・ノード電極１３はビット線１０および
層間絶縁膜１１の上に位置し、ストレージ・ノード・コ
ンタクト１２によりｐａｄ電極７に接続されている。そ
のためキャパシタ容量としてストレージ・ノード電極１
３の側面を利用するために膜厚を厚くした場合でもビッ
ト線の加工は影響を受けない。ストレージ・ノード電極
１３の上にはキャパシタ絶縁膜１４およびキャパシタ電
極１５が形成されている。キャパシタ電極１５はビット
線１０の上部に存在するため、キャパシタ電極１５にビ
ット線コンタクトを形成す°るための窓明けの加工をす
る必要がない、このためキャパシタ電極の加工はメモリ
セル内については必要ない。
モリセル内に、ゲート絶縁膜３を介してゲート電極４に
よりＭＯＳトランジスタが形成されている。ビット線１
０はビット線コンタクト９によりｐａｄ電極７に接続さ
れているａ ｐａｄ電極７はｎ型拡散層に接続されてい
る。ストレージ・ノード電極１３はビット線１０および
層間絶縁膜１１の上に位置し、ストレージ・ノード・コ
ンタクト１２によりｐａｄ電極７に接続されている。そ
のためキャパシタ容量としてストレージ・ノード電極１
３の側面を利用するために膜厚を厚くした場合でもビッ
ト線の加工は影響を受けない。ストレージ・ノード電極
１３の上にはキャパシタ絶縁膜１４およびキャパシタ電
極１５が形成されている。キャパシタ電極１５はビット
線１０の上部に存在するため、キャパシタ電極１５にビ
ット線コンタクトを形成す°るための窓明けの加工をす
る必要がない、このためキャパシタ電極の加工はメモリ
セル内については必要ない。
第２図〜第８図は、第１図の実施例の製造工程を示す平
面図（ａ）とＡ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（
Ｃ）およびｃ−ｃ’断面図（ｄ）である。これらの図面
を用いて、具体的にその製造工程を説明する。（ｂ）図
における太線は各工程で付加されるパターンを示してい
る。
面図（ａ）とＡ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（
Ｃ）およびｃ−ｃ’断面図（ｄ）である。これらの図面
を用いて、具体的にその製造工程を説明する。（ｂ）図
における太線は各工程で付加されるパターンを示してい
る。
まず、第２図に示すように比抵抗５オーム・ｌ程度のｐ
型Ｓｉ基板１に、 ５０ｎｍ厚の酸化膜１７を形成し、
シリコン窒化１１１１８をパターニングし、これをマス
クにボロンを注入しチャンネルストツバ不純物層１６を
形成する。
型Ｓｉ基板１に、 ５０ｎｍ厚の酸化膜１７を形成し、
シリコン窒化１１１１８をパターニングし、これをマス
クにボロンを注入しチャンネルストツバ不純物層１６を
形成する。
次に、第３図に示すように１選択酸化法により例えば厚
さ７００ｎ園のシリコン酸化膜により素子分離絶縁ｌｌ
１２を形成する。この時の酸化により、チャンネル・ス
トツバ不純物層１６は、素子分離絶縁膜の下および横方
向に拡散する。この素子分離形成法は、−例であって、
他の素子分離形成法を用いてもかまわない。
さ７００ｎ園のシリコン酸化膜により素子分離絶縁ｌｌ
１２を形成する。この時の酸化により、チャンネル・ス
トツバ不純物層１６は、素子分離絶縁膜の下および横方
向に拡散する。この素子分離形成法は、−例であって、
他の素子分離形成法を用いてもかまわない。
次に、第４図に示すように、ゲート絶縁膜３を例えば熱
酸化によりＩｏｎｓ厚程度形成し、多結晶シリコンを２
００ｎ臘厚程度全面に堆積し、さらに、ＣＶＤ法等によ
り、２００止厚程度の層間絶縁膜６を全面に堆積する。
酸化によりＩｏｎｓ厚程度形成し、多結晶シリコンを２
００ｎ臘厚程度全面に堆積し、さらに、ＣＶＤ法等によ
り、２００止厚程度の層間絶縁膜６を全面に堆積する。
そして反応性イオンエツチングにより、ゲート電極４お
よび層間絶縁膜６をパターニングする。このゲート電極
４および層間絶縁膜６をマスクに全面に例えばヒ素また
はリンのイオン注入を行い、ｎ型層５を形成する。この
拡散層の深さは、例えば１５０ｎｍ程度になる。その後
、ＣＶＤ法等により１１００ｎ厚程度の層間絶縁膜６′
を全面に堆積し、反応性イオンエツチング技術により全
面をエツチングしてゲート電極４の側面に層間絶縁膜６
′ を自己整合して残置する。
よび層間絶縁膜６をパターニングする。このゲート電極
４および層間絶縁膜６をマスクに全面に例えばヒ素また
はリンのイオン注入を行い、ｎ型層５を形成する。この
拡散層の深さは、例えば１５０ｎｍ程度になる。その後
、ＣＶＤ法等により１１００ｎ厚程度の層間絶縁膜６′
を全面に堆積し、反応性イオンエツチング技術により全
面をエツチングしてゲート電極４の側面に層間絶縁膜６
′ を自己整合して残置する。
次に、第５図に示すように、全面に多結晶シリコンを５
０ｎｍ厚程度堆積し、ヒ素またはリンのイオン注入また
はリン拡散等により、ドーピングをした後に、反応性イ
オンエツチングにより、パッド電極７を加工する。
０ｎｍ厚程度堆積し、ヒ素またはリンのイオン注入また
はリン拡散等により、ドーピングをした後に、反応性イ
オンエツチングにより、パッド電極７を加工する。
次に、第６図に示すように、全面に眉間絶縁膜８を３０
ｏｎ重厚程度堆積しビット線コンタクト９を反応性イオ
ンエツチングにより開口する０層間絶縁膜は、例えばＣ
Ｖ Ｄ Ｓ ｉＯ２膜をｔｏｎｓ、そしてＢＰＳＧ膜を
３５０ｎｍ、更にＰＳＧ膜を２５０１の厚さ堆積し、９
００℃でＰＳＧ、ＢＰＳＧ膜をメルトし、フッ化アンモ
ニウム液でＰＳＧ膜と１表層部のＢＰＳＧ膜をエツチン
グして得る。開口後さらに。
ｏｎ重厚程度堆積しビット線コンタクト９を反応性イオ
ンエツチングにより開口する０層間絶縁膜は、例えばＣ
Ｖ Ｄ Ｓ ｉＯ２膜をｔｏｎｓ、そしてＢＰＳＧ膜を
３５０ｎｍ、更にＰＳＧ膜を２５０１の厚さ堆積し、９
００℃でＰＳＧ、ＢＰＳＧ膜をメルトし、フッ化アンモ
ニウム液でＰＳＧ膜と１表層部のＢＰＳＧ膜をエツチン
グして得る。開口後さらに。
例えばＣＶＤ法により多結晶シリコン、次いでスパッタ
法やＥＢ蒸着法によりモリブデンシリサイドを全面に堆
積し、反応性イオンエツチングにより両者をエツチング
してビット線１０をパターニングする。基板段差がさほ
ど大きくないので層間絶縁１１１８は容易に平坦化でき
るのでパターニングに問題は生じない、また、そのコン
タクト段差も比較的小さくて済むのでビット線の被覆性
に問題が生じることはない。
法やＥＢ蒸着法によりモリブデンシリサイドを全面に堆
積し、反応性イオンエツチングにより両者をエツチング
してビット線１０をパターニングする。基板段差がさほ
ど大きくないので層間絶縁１１１８は容易に平坦化でき
るのでパターニングに問題は生じない、また、そのコン
タクト段差も比較的小さくて済むのでビット線の被覆性
に問題が生じることはない。
次に、第７図に示すように、全面に眉間絶縁膜１１を２
００ｎｍ厚程度堆積しストレージ・ノード・コンタクト
１２を反応性イオンエツチングで開口する。
００ｎｍ厚程度堆積しストレージ・ノード・コンタクト
１２を反応性イオンエツチングで開口する。
眉間絶縁膜１１は、例えばＣＶＤ５ｉＯ，膜５０ｎｍ、
ＢＰ Ｓ Ｇ ３００ｎｍ、 Ｐ Ｓ Ｇ ２５０ｎ
−とし、眉間絶縁膜８と同様にメルト、エツチングして
形成する。
ＢＰ Ｓ Ｇ ３００ｎｍ、 Ｐ Ｓ Ｇ ２５０ｎ
−とし、眉間絶縁膜８と同様にメルト、エツチングして
形成する。
次に、第８図に示すように、全面に例えば多結晶シリコ
ンを３００〜６００ｎｍ厚堆積し、ヒ素やリンのイオン
注入またはリン拡散等により、ドーピングをした後１反
応性イオンエツチングにより、ストレージ・ノード電極
１３を加工する。その後、ＣＶＤ法によりシリコン窒化
膜を全面に厚さ１０ｎｍ程度堆積し１次に９５０℃の水
蒸気雰囲気中で３０分程度酸化し、キャパシタ絶縁膜１
４を形成する。この例ではキャパシタ絶縁膜１４はシリ
コン窒化膜とシリコン酸化膜の積層構造になるが、シリ
コン酸化膜単層や、Ｔａ、ＯＳ膜とシリコン窒化膜の積
層構造等、キャパシタ絶縁膜として利用できる他の材料
でもがま勅ない。
ンを３００〜６００ｎｍ厚堆積し、ヒ素やリンのイオン
注入またはリン拡散等により、ドーピングをした後１反
応性イオンエツチングにより、ストレージ・ノード電極
１３を加工する。その後、ＣＶＤ法によりシリコン窒化
膜を全面に厚さ１０ｎｍ程度堆積し１次に９５０℃の水
蒸気雰囲気中で３０分程度酸化し、キャパシタ絶縁膜１
４を形成する。この例ではキャパシタ絶縁膜１４はシリ
コン窒化膜とシリコン酸化膜の積層構造になるが、シリ
コン酸化膜単層や、Ｔａ、ＯＳ膜とシリコン窒化膜の積
層構造等、キャパシタ絶縁膜として利用できる他の材料
でもがま勅ない。
最後に、第１図に示すように、多結晶シリコンを全面に
堆積し、ヒ素やリンのイオン注入またはリン拡散等によ
りプレート電極１５として、セル部の基本構造が完成す
る。プレート電極１５はメモリセルアレイに対し共通電
極として形成でき、ビット線コンタクトのための開口は
不要となる。
堆積し、ヒ素やリンのイオン注入またはリン拡散等によ
りプレート電極１５として、セル部の基本構造が完成す
る。プレート電極１５はメモリセルアレイに対し共通電
極として形成でき、ビット線コンタクトのための開口は
不要となる。
本実施例においては、ストレージ・ノード電極１３およ
びプレート電極１５には多結晶シリコンを用いたが、他
の材料（例えばＷなど）を用いてもよい。
びプレート電極１５には多結晶シリコンを用いたが、他
の材料（例えばＷなど）を用いてもよい。
第９図〜第１２図は、本発明の他の実施例のＤＲＡＭの
ビット線方向に隣接する２ビット分を示す平面図（ａ）
と、そのＡ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（ｃ）
およびｃ−ｃ’断面図（ｄ）である。
ビット線方向に隣接する２ビット分を示す平面図（ａ）
と、そのＡ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（ｃ）
およびｃ−ｃ’断面図（ｄ）である。
まず、第９図の実施例について説明する。第１図の実施
例では、各ビット線１０はワード線方向に並ぶメモリセ
ル間の素子分離絶縁膜２上にワード線と垂直方向に配設
され、ビット線間隔を確保するためストレージ・ノード
とは反対側のＭＯ８拡散層から素子分離絶縁膜２上に延
在して設けられたパッド電極７にコンタクトしている。
例では、各ビット線１０はワード線方向に並ぶメモリセ
ル間の素子分離絶縁膜２上にワード線と垂直方向に配設
され、ビット線間隔を確保するためストレージ・ノード
とは反対側のＭＯ８拡散層から素子分離絶縁膜２上に延
在して設けられたパッド電極７にコンタクトしている。
第９図では、ビット線１０を素子領域上に形成する。こ
の場合、ストレージ・ノード・コンタクト１２を形成す
るための窓明けをビット線１０にする。
の場合、ストレージ・ノード・コンタクト１２を形成す
るための窓明けをビット線１０にする。
次に、第１０図の実施例について説明する。第１図の実
施例においては、ビット線１０及びストレージ・ノード
電極１３は、上述したように一旦パッド電極７に接続さ
れ、パッド電極７がｎ型拡散層５に接続されている。こ
れは、主に、素子分離絶縁膜上に形成されたビット線１
０とｎ型拡散層５とを接続するためである。しかし、こ
の場合、電極数が一層増加する。そこで、第１０図に示
すように、ビット線コンタクト部のｎ型拡散層５を素子
分離領域に張り出させる（太線）ことにより、パッド電
極７を用いずにビット線とｎ型拡散層を接続することが
できる。
施例においては、ビット線１０及びストレージ・ノード
電極１３は、上述したように一旦パッド電極７に接続さ
れ、パッド電極７がｎ型拡散層５に接続されている。こ
れは、主に、素子分離絶縁膜上に形成されたビット線１
０とｎ型拡散層５とを接続するためである。しかし、こ
の場合、電極数が一層増加する。そこで、第１０図に示
すように、ビット線コンタクト部のｎ型拡散層５を素子
分離領域に張り出させる（太線）ことにより、パッド電
極７を用いずにビット線とｎ型拡散層を接続することが
できる。
次に、第１１図の実施例について説明する。第１図の実
施例においてはストレージ・ノード電極１３は長方形の
平面図とそれを囲む側面部からなる、単純な直方体であ
る。第１１図の実施例においては、ストレージ・ノード
電極１３を一旦直方体に加工した後に、その中央部にワ
ード線方向にストレージ・ノード電極１４を横切る溝を
形成する。この様な加工をすることにより、ストレージ
・ノード電極１３の表面積を増大させ、キャパシタ容量
をより増大させることができる。ストレージ・ノード電
極１３の上部にはプレート電極１５が存在するが、本実
施例においては、ストレージ・ノード電極１３を溝型に
加工しているが、中央部に凹部を設ける等その他の形に
加工してもよい。
施例においてはストレージ・ノード電極１３は長方形の
平面図とそれを囲む側面部からなる、単純な直方体であ
る。第１１図の実施例においては、ストレージ・ノード
電極１３を一旦直方体に加工した後に、その中央部にワ
ード線方向にストレージ・ノード電極１４を横切る溝を
形成する。この様な加工をすることにより、ストレージ
・ノード電極１３の表面積を増大させ、キャパシタ容量
をより増大させることができる。ストレージ・ノード電
極１３の上部にはプレート電極１５が存在するが、本実
施例においては、ストレージ・ノード電極１３を溝型に
加工しているが、中央部に凹部を設ける等その他の形に
加工してもよい。
次に、第１２図の実施例について説明する。第１図の実
施例では、素子分離絶縁膜として、選択酸化法により形
成されたフィールド絶縁膜を用いた。
施例では、素子分離絶縁膜として、選択酸化法により形
成されたフィールド絶縁膜を用いた。
しかし、素子分離はこの手段に限る必要はない。
第１２図は、ＳＬ基板に溝１９を形成した後、ＣＶＤ形
成した素子分離絶縁膜２′ を埋め込んだ、トレンチ型
の素子分離を用いた実施例を示している。
成した素子分離絶縁膜２′ を埋め込んだ、トレンチ型
の素子分離を用いた実施例を示している。
素子分離絶縁膜としては、シリコン酸化膜、または、ノ
ンドープ多結晶シリコン膜等を用いる。
ンドープ多結晶シリコン膜等を用いる。
なお、同図においては、溝１９にテーパーがついている
が垂直でもよい。
が垂直でもよい。
以上、本発明の実施例は、その他、その主旨を逸脱しな
い範囲で種種変形して実施することができる。
い範囲で種種変形して実施することができる。
例えば、上記実施例ではワード線に多結晶シリコンを用
いた。そこで、低抵抗化のためにプレート電極上層にＡ
２を配設し、ワード線と所定間隔、例えば３２セル毎に
コンタクトさせてシャントするようにしてもよい。また
、上述した実施例では層間絶縁膜８，１１はメルトによ
り平坦化したが、バイアススパッタ等により平坦に被着
してもよいし、特に平坦化を施さないで絶縁膜を形成す
るようにしてもよい。
いた。そこで、低抵抗化のためにプレート電極上層にＡ
２を配設し、ワード線と所定間隔、例えば３２セル毎に
コンタクトさせてシャントするようにしてもよい。また
、上述した実施例では層間絶縁膜８，１１はメルトによ
り平坦化したが、バイアススパッタ等により平坦に被着
してもよいし、特に平坦化を施さないで絶縁膜を形成す
るようにしてもよい。
以上述べたように本発明によるスタックド・キャパシタ
・セル構造では、ビット線がストレージ・ノード電極の
下部に形成される。従って、ビット線加工時に存在する
下地の段差はゲート電極のみであるため加工が容易であ
る。またプレート電極に関しては、その下部にビット線
が形成されているため、ビット線コンタクトのための窓
明けが必要ない、よって、メモリセル内においては本質
的に加工の必要がない。また、ビット線コンタクトがす
でに形成されているためストレージ・ノード電極をビッ
ト線コンタクト上にまで広げることができ、キャパシタ
容量を増大できるという効果もある。さらに、キャパシ
タ絶縁膜として高誘電体膜の適応を考えた場合、膜形成
後の熱工程は、できるだけ減らす必要がある。本発明の
構造においてはキャパシタ絶縁膜形成後の工程はプレー
ト電極の形成だけのため熱工程は少なく、高誘電体膜へ
の適応も容易である。
・セル構造では、ビット線がストレージ・ノード電極の
下部に形成される。従って、ビット線加工時に存在する
下地の段差はゲート電極のみであるため加工が容易であ
る。またプレート電極に関しては、その下部にビット線
が形成されているため、ビット線コンタクトのための窓
明けが必要ない、よって、メモリセル内においては本質
的に加工の必要がない。また、ビット線コンタクトがす
でに形成されているためストレージ・ノード電極をビッ
ト線コンタクト上にまで広げることができ、キャパシタ
容量を増大できるという効果もある。さらに、キャパシ
タ絶縁膜として高誘電体膜の適応を考えた場合、膜形成
後の熱工程は、できるだけ減らす必要がある。本発明の
構造においてはキャパシタ絶縁膜形成後の工程はプレー
ト電極の形成だけのため熱工程は少なく、高誘電体膜へ
の適応も容易である。
第１図は、本発明の一実施例のＤＲＡＭの隣接する２ビ
ット分を示す、第２図、第３図、第４図、第５図、第６
図、第７図、第８図は、その製造工程例を説明するため
の図、第９図、第１０図、第１１図、第１２図は他の実
施例を説明するための図、第１３図は従来例を説明する
図である０図において、１．１０１・・・ｐ型Ｓｉ基板
、 ２．２’、 １０５・・・素子分離絶縁膜、３．１
０９・・・ゲート絶縁膜、４，１１０・・・ゲート電極
、５．１０７・・・ｎ型拡散層領域、 ６、８．１１．１１１．１１６．１１９・・・層間絶縁
膜、６′・・・ゲート電極側面の層間絶＃膜、７・・・
ｐａｄ電極、 ９，１１７・・・ビット線コンタ
クト、１０、１１８・・・ビット線、 １２、１１２・・・ストレージ・ノード・コンタクト、
１３、１１３・・・ストレージ・ノード電極、１４、１
１４・・・キャパシタ絶縁膜。 １５、１１５・・・プレート電極、 １６、１０６・・・チャンネル・ストッパー不純物、１
１３′・・・ストレージ・ノード電極の段差。 １７・・・酸化膜、１８・・・シリコン窒化膜、１９・
・・シリコン基板の溝。 代理人 弁理士 則 近 憲 佑 同 松山光之 （Ｊ く」 ズ鴫−− （′ ＾ ＼ ｄ
ット分を示す、第２図、第３図、第４図、第５図、第６
図、第７図、第８図は、その製造工程例を説明するため
の図、第９図、第１０図、第１１図、第１２図は他の実
施例を説明するための図、第１３図は従来例を説明する
図である０図において、１．１０１・・・ｐ型Ｓｉ基板
、 ２．２’、 １０５・・・素子分離絶縁膜、３．１
０９・・・ゲート絶縁膜、４，１１０・・・ゲート電極
、５．１０７・・・ｎ型拡散層領域、 ６、８．１１．１１１．１１６．１１９・・・層間絶縁
膜、６′・・・ゲート電極側面の層間絶＃膜、７・・・
ｐａｄ電極、 ９，１１７・・・ビット線コンタ
クト、１０、１１８・・・ビット線、 １２、１１２・・・ストレージ・ノード・コンタクト、
１３、１１３・・・ストレージ・ノード電極、１４、１
１４・・・キャパシタ絶縁膜。 １５、１１５・・・プレート電極、 １６、１０６・・・チャンネル・ストッパー不純物、１
１３′・・・ストレージ・ノード電極の段差。 １７・・・酸化膜、１８・・・シリコン窒化膜、１９・
・・シリコン基板の溝。 代理人 弁理士 則 近 憲 佑 同 松山光之 （Ｊ く」 ズ鴫−− （′ ＾ ＼ ｄ
Claims (7)
- （１）半導体基板にＭＯＳトランジスタとＭＯＳキャパ
シタからなるメモリセルが配列された半導体記憶装置に
おいて、前記ＭＯＳトランジスタのソース、ドレインい
ずれか一方の領域はビット線に接続され、このビット線
は前記ＭＯＳトランジスタの上部に絶縁膜を介して形成
されており、前記キャパシタは、半導体基板上に形成さ
れた第一のキャパシタ電極と、この電極に重ねてその表
面に絶縁膜を介して形成された第二のキャパシタ電極か
ら構成され、前記第一のキャパシタ電極は前記ＭＯＳト
ランジスタのビット線が接続されていない側の拡散層に
接続され、前記第一のキャパシタ電極は前記ビット線の
上部に形成されていることを特徴とする半導体記憶装置
。 - （２）ビット線、第一のキャパシタ電極がパッド電極を
介してＭＯＳトランジスタのソース、ドレインに接続さ
れてなることを特徴とする請求項１記載の半導体記憶装
置。 - （３）ビット線はメモリセル領域間の素子分離領域に前
記ゲート電極よりなるワード線と直交する方向に配設さ
れていることを特徴とする請求項１記載の半導体記憶装
置。 - （４）パッド電極を介してビット線がＭＯＳトランジス
タのソース、ドレインの一方の領域に接続されているこ
とを特徴とする請求項３記載の半導体記憶装置。 - （５）ＭＯＳトランジスタのソース、ドレインの一方の
領域がビット線に延在してビット線とコンタクトしてな
ることを特徴とする請求項３記載の半導体記憶装置。 - （６）ビット線はメモリセル領域上にゲート電極よりな
るワード線と直交する方向に配設されていることを特徴
とする請求項１記載の半導体記憶装置。 - （７）半導体基板にＭＯＳトランジスタとＭＯＳキャパ
シタからなるメモリセルを配列した半導体記憶装置の製
造方法において、素子分離された各メモリセル領域の基
板表面にゲート絶縁膜を介してゲート電極を形成する工
程と、前記ゲート電極をマスクとして不純物をドープし
てソース、ドレイン領域を形成する工程と、前記ソース
、ドレインの一方の領域に接続されたビット線を形成す
る工程と、第一のキャパシタ電極を前記ソース、ドレイ
ンのうちビット線に接続されていない方の領域に接続し
、しかも前記ビット線の上部に形成する工程と、前記キ
ャパシタ電極の表面に絶縁膜を介して第二のキャパシタ
電極を形成する工程とを備えたことを特徴とする半導体
記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069626A JP2755591B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置 |
| KR1019890003788A KR930003276B1 (ko) | 1988-03-25 | 1989-03-25 | 반도체 기억장치 및 그 제조방법 |
| DE3910033A DE3910033C2 (de) | 1988-03-25 | 1989-03-28 | Halbleiterspeicher und Verfahren zu dessen Herstellung |
| US07/831,657 US5235199A (en) | 1988-03-25 | 1992-02-07 | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| US08/103,663 US5387532A (en) | 1988-03-25 | 1993-08-10 | Semiconductor memory having capacitor electrode formed above bit line |
| US08/350,113 US5561311A (en) | 1988-03-25 | 1994-11-29 | Semiconductor memory with insulation film embedded in groove formed on substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069626A JP2755591B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9239112A Division JP2846306B2 (ja) | 1997-08-21 | 1997-08-21 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243573A true JPH01243573A (ja) | 1989-09-28 |
| JP2755591B2 JP2755591B2 (ja) | 1998-05-20 |
Family
ID=13408263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069626A Expired - Lifetime JP2755591B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2755591B2 (ja) |
| KR (1) | KR930003276B1 (ja) |
| DE (1) | DE3910033C2 (ja) |
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|---|---|---|---|---|
| JPH01248556A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体記憶装置 |
| JPH02304968A (ja) * | 1989-05-19 | 1990-12-18 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JPH03135670A (ja) * | 1989-10-20 | 1991-06-10 | Kubota Corp | 知的検索方式を備えたデータベースシステム |
| JPH03173470A (ja) * | 1989-12-01 | 1991-07-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| JPH06112433A (ja) * | 1990-12-06 | 1994-04-22 | Nec Corp | 半導体メモリセルおよびその形成方法 |
| JPH06232366A (ja) * | 1992-12-31 | 1994-08-19 | Hyundai Electron Ind Co Ltd | 半導体素子の積層キャパシター製造方法 |
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6160284A (en) * | 1995-11-09 | 2000-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with sidewall insulating layers in the capacitor contact hole |
| US6593202B2 (en) | 1995-07-21 | 2003-07-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and fabrication method thereof |
Families Citing this family (14)
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|---|---|---|---|---|
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
| JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JP3199717B2 (ja) * | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| DD299990A5 (de) * | 1990-02-23 | 1992-05-14 | Dresden Forschzentr Mikroelek | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE69126559T2 (de) * | 1990-02-26 | 1997-10-02 | Nippon Electric Co | Halbleiterspeicheranordnung |
| JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR920009748B1 (ko) * | 1990-05-31 | 1992-10-22 | 삼성전자 주식회사 | 적층형 캐패시터셀의 구조 및 제조방법 |
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| DE4221433A1 (de) * | 1992-06-30 | 1994-01-05 | Siemens Ag | Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung |
| KR960015490B1 (ko) * | 1993-07-28 | 1996-11-14 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
| DE19639899B4 (de) * | 1996-09-27 | 2005-07-07 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicheranordnung |
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| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
-
1988
- 1988-03-25 JP JP63069626A patent/JP2755591B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-25 KR KR1019890003788A patent/KR930003276B1/ko not_active Expired - Lifetime
- 1989-03-28 DE DE3910033A patent/DE3910033C2/de not_active Expired - Lifetime
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3910033C2 (de) | 1994-07-14 |
| DE3910033A1 (de) | 1989-10-05 |
| KR890015408A (ko) | 1989-10-30 |
| KR930003276B1 (ko) | 1993-04-24 |
| JP2755591B2 (ja) | 1998-05-20 |
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