JPS63318657A - メモリボ−ドテスタ - Google Patents
メモリボ−ドテスタInfo
- Publication number
- JPS63318657A JPS63318657A JP62155971A JP15597187A JPS63318657A JP S63318657 A JPS63318657 A JP S63318657A JP 62155971 A JP62155971 A JP 62155971A JP 15597187 A JP15597187 A JP 15597187A JP S63318657 A JPS63318657 A JP S63318657A
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- JP
- Japan
- Prior art keywords
- memory
- test
- memory board
- data
- test data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
メモリボードテスタであって、被試験メモリボードと、
メモリボードテスタの間にアダプタを介在させ、このア
ダプタでリードデータとテストデータの比較検査を行い
、不一致の場合にその旨をメモリボードテスタ側に通知
するようにし、複数のメモリボードを同時に試験できる
ようにしたものである。
メモリボードテスタの間にアダプタを介在させ、このア
ダプタでリードデータとテストデータの比較検査を行い
、不一致の場合にその旨をメモリボードテスタ側に通知
するようにし、複数のメモリボードを同時に試験できる
ようにしたものである。
［産業上の利用分野］
本発明はメモリを搭載したボード〈メモリボード）のテ
ストを行うためのメモリボードテスタに関し、更に詳し
くは、任意のテストアドレスとテストパターンを発生す
る機能を有し、テストアドレスとテストデータパターン
をメモリボードに与え、読み出し又は書き込み（リード
／ライト）を行い、メモリボードの良・不良をテストす
るメモリボードテスタに関するものである。
ストを行うためのメモリボードテスタに関し、更に詳し
くは、任意のテストアドレスとテストパターンを発生す
る機能を有し、テストアドレスとテストデータパターン
をメモリボードに与え、読み出し又は書き込み（リード
／ライト）を行い、メモリボードの良・不良をテストす
るメモリボードテスタに関するものである。
計算機システム等においては、数多くのメモリボードが
使用されている。これらのメモリボードは、最近の半導
体メモリ素子の高密度化に伴い、メモリ容量が増大して
いる。このため、メモリボードの良・不良をテストする
ためのメモリボードテスタとしては、複数のメモリボー
ドを短時間で効率良く試験できることが要求される。
使用されている。これらのメモリボードは、最近の半導
体メモリ素子の高密度化に伴い、メモリ容量が増大して
いる。このため、メモリボードの良・不良をテストする
ためのメモリボードテスタとしては、複数のメモリボー
ドを短時間で効率良く試験できることが要求される。
［従来の技術］
従来のメモリボードテスタは、被試験メモリボードを１
枚ずつ接続し、これに所定のテストアドレスとテストデ
ータパターンを与えて試験を行うように構成されている
。
枚ずつ接続し、これに所定のテストアドレスとテストデ
ータパターンを与えて試験を行うように構成されている
。
［発明が解決しようとする問題点］
このような従来のメモリボードテスタは、１枚のメモリ
ボードの試験が終わる度にメモリボードを交換する必要
があり、多数のメモリボードの試験を行う場合等におい
ては、その手続が煩わしく、又、多くの処理時間がかか
るという問題があった。
ボードの試験が終わる度にメモリボードを交換する必要
があり、多数のメモリボードの試験を行う場合等におい
ては、その手続が煩わしく、又、多くの処理時間がかか
るという問題があった。
本発明はこのような点に鑑みてなされたもので、複数枚
のメモリボードを同時に、且つ簡便に試験することので
きるメモリボードテスタを提供することを目的としてい
る。
のメモリボードを同時に、且つ簡便に試験することので
きるメモリボードテスタを提供することを目的としてい
る。
第１図は本発明の原理ブロック図である。図において、
１ａ、１ｂ、・・・１ｎは複数個（ｎ個）の被試験メモ
リボードで、各メモリボード内にはメモリ素子を含んで
いる。２ａ 、 ２ｂ 、・・・２ｎは各メモリボード
１ａ〜１ｎに結合するアダプタ、３はメモリボードテス
タ本体で、任意のテストアドレスＴＡＤＲ８とテストデ
ータパターンＴＤＴとを発生する機能を有しており、こ
こからの各信号は、各アダプタ２ａ〜２ｎを介して各被
試験メモリボード１ａ〜１ｎに同時に与えられる。
１ａ、１ｂ、・・・１ｎは複数個（ｎ個）の被試験メモ
リボードで、各メモリボード内にはメモリ素子を含んで
いる。２ａ 、 ２ｂ 、・・・２ｎは各メモリボード
１ａ〜１ｎに結合するアダプタ、３はメモリボードテス
タ本体で、任意のテストアドレスＴＡＤＲ８とテストデ
ータパターンＴＤＴとを発生する機能を有しており、こ
こからの各信号は、各アダプタ２ａ〜２ｎを介して各被
試験メモリボード１ａ〜１ｎに同時に与えられる。
各アダプタ２ａ〜２ｎにおいて、２１はメモリボードテ
スタ本体３からのテストデータを保持するテストデータ
保持回路、２２は対応するメモリボードからのリードデ
ータを保持するリードデータ保持回路、２３はテストデ
ータ保持回路２１とリードデータ保持回路２２とからの
各データを比較する比較回路でその出力はそれぞれメモ
リボードテスタ本体３に与えられている。
スタ本体３からのテストデータを保持するテストデータ
保持回路、２２は対応するメモリボードからのリードデ
ータを保持するリードデータ保持回路、２３はテストデ
ータ保持回路２１とリードデータ保持回路２２とからの
各データを比較する比較回路でその出力はそれぞれメモ
リボードテスタ本体３に与えられている。
［作用］
メモリボードテスタ本体３は、各アダプタ２８〜２ｎを
経由して各被試験メモリボード１ａ〜１ｎの全てに対し
て同時にテストデータをテストアドレスに書き込み、そ
の後、テストアドレスよりデータの読み出しを行う。各
アダプタ２８〜２ｎにおいて、各比較回路２３は、リー
ドデータとテストデータとの比較を行い、不一致が横比
された場合、エラー信号をメモリボードテスタ本体３側
に通知する。
経由して各被試験メモリボード１ａ〜１ｎの全てに対し
て同時にテストデータをテストアドレスに書き込み、そ
の後、テストアドレスよりデータの読み出しを行う。各
アダプタ２８〜２ｎにおいて、各比較回路２３は、リー
ドデータとテストデータとの比較を行い、不一致が横比
された場合、エラー信号をメモリボードテスタ本体３側
に通知する。
［実施例］
以下、図面を用いて本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例の構成ブロック図である。
第２図において、第１図と同じものは、同一符号を付し
て示す。
て示す。
メモリボードテスタ本体３において、３１はテストアド
レスＴＡＤＲ８の発生手段、３２はテストデータパター
ンいはライトデータＷＤＴの発生手段、３３はライト制
御信号ＷＣＮＴの発生手段、３４はリード制御信号ＲＣ
ＮＴの発生手段、３５はリードデータの受信手段、３６
は各アダプタ２８〜２ｎからのエコー信号を受は信号処
理すると共に障害情報を表示する表示手段である。
レスＴＡＤＲ８の発生手段、３２はテストデータパター
ンいはライトデータＷＤＴの発生手段、３３はライト制
御信号ＷＣＮＴの発生手段、３４はリード制御信号ＲＣ
ＮＴの発生手段、３５はリードデータの受信手段、３６
は各アダプタ２８〜２ｎからのエコー信号を受は信号処
理すると共に障害情報を表示する表示手段である。
各メモリボード１ａ〜１ｎにおいて、ＭＥはメモリ、Ｍ
ＣＮＴはメモリ制御回路で、対応するアダプタ２３〜２
ｎを経由して、メモリボードテスタ本体３からのテスト
アドレスＴＡＤＲ８，テストデータＴＤＴ、ライト制御
信号ＷＣＮＴを受け、テストアドレスにテストデータが
ライト制御信号により格納されるように構成されている
。又、テストアドレスから読み出されたリードデータは
、対応するアダプタに出力されるように構成されている
。
ＣＮＴはメモリ制御回路で、対応するアダプタ２３〜２
ｎを経由して、メモリボードテスタ本体３からのテスト
アドレスＴＡＤＲ８，テストデータＴＤＴ、ライト制御
信号ＷＣＮＴを受け、テストアドレスにテストデータが
ライト制御信号により格納されるように構成されている
。又、テストアドレスから読み出されたリードデータは
、対応するアダプタに出力されるように構成されている
。
第３図は、各メモリボード１ａ〜１ｎと対応するアダプ
タ２ａ〜２ｎの構成の−！ｌＩ様を示す斜視図である。
タ２ａ〜２ｎの構成の−！ｌＩ様を示す斜視図である。
アダプタ２８〜２ｎはマザーボードＭＢに対して平行に
配列するように固定配置されており、メモリボード１ａ
〜１ｎに対してはコネク ・りＣＣを介して着脱自在に
接続されている。
配列するように固定配置されており、メモリボード１ａ
〜１ｎに対してはコネク ・りＣＣを介して着脱自在に
接続されている。
このように構成した装置の動作を説明すれば、以下の通
りである。はじめに、メモリボードテスタ本体３は、テ
ストデータＴＤＴ及びテストアドレスＴＡＤＲ８を発生
すると共に、う、イト制御信号ＷＣＮＴを発生させ、こ
れを各アダプタ２８〜２ｎを経由して、各メモリボード
１ａ〜１ｎの全てに送り、同時にテストデータＴＤＴを
重き込む。
りである。はじめに、メモリボードテスタ本体３は、テ
ストデータＴＤＴ及びテストアドレスＴＡＤＲ８を発生
すると共に、う、イト制御信号ＷＣＮＴを発生させ、こ
れを各アダプタ２８〜２ｎを経由して、各メモリボード
１ａ〜１ｎの全てに送り、同時にテストデータＴＤＴを
重き込む。
次に、メモリボードテスタ本体３は、テストアドレスＴ
ＡＤＲ８を発生すると共に、リード制御信号ＲＣＮＴを
発生させ、これを各アダプタ２ａ〜２ｎを経由して、各
メモリボード１ａ〜１ｎの全てに同時に送り、各メモリ
ボード１ａ〜１ｎにおいて、デスｌ−アドレスに格納さ
れているデータを同時に読み出す。又、同時に、リード
データとと比較するためのテストデータを各アダプタ２
ａ〜２ｎに送り、テストデータはテストデータ保持回路
２１に格納される。各アダプタ２８〜２ｎ内において、
リードデータ保持回路２２には、対応するメモリボード
から読み出されたリードデータが格納される。各アダプ
タ２８〜２ｎ内の各比較回路２３は、保持回路２１に保
持されているテストデータと、保持回路２２に保持され
ているり一ドデータとを比較し、不一致が検出された場
合、対応するメモリボードに障害があることを示すエラ
ー信号ＥＲＲをメモリボードテスタ本体３側に出力する
。メモリボードテスタ本体３側では、このエラー信＠Ｅ
ＲＲがアダプタ２ａ〜２ｎの中のどこから出力されたも
のであるかを識別し、そのアダプタに結合するメモリボ
ードに障害があることを表示手段３６に表示する。
ＡＤＲ８を発生すると共に、リード制御信号ＲＣＮＴを
発生させ、これを各アダプタ２ａ〜２ｎを経由して、各
メモリボード１ａ〜１ｎの全てに同時に送り、各メモリ
ボード１ａ〜１ｎにおいて、デスｌ−アドレスに格納さ
れているデータを同時に読み出す。又、同時に、リード
データとと比較するためのテストデータを各アダプタ２
ａ〜２ｎに送り、テストデータはテストデータ保持回路
２１に格納される。各アダプタ２８〜２ｎ内において、
リードデータ保持回路２２には、対応するメモリボード
から読み出されたリードデータが格納される。各アダプ
タ２８〜２ｎ内の各比較回路２３は、保持回路２１に保
持されているテストデータと、保持回路２２に保持され
ているり一ドデータとを比較し、不一致が検出された場
合、対応するメモリボードに障害があることを示すエラ
ー信号ＥＲＲをメモリボードテスタ本体３側に出力する
。メモリボードテスタ本体３側では、このエラー信＠Ｅ
ＲＲがアダプタ２ａ〜２ｎの中のどこから出力されたも
のであるかを識別し、そのアダプタに結合するメモリボ
ードに障害があることを表示手段３６に表示する。
以上のような動作は、各メモリボードの温度条件を変え
たり、テストデータパターンを種々変えたりして繰返し
行われるもので、一連の試験時間は、例えばメモリ容量
が８ＭＢの場合、約５分程度必要となるが、本発明の装
置によれば、複数のメモリボードに対して同時に試験を
並列的に行わせることができるので、全体の試験時間は
大幅に短縮される。
たり、テストデータパターンを種々変えたりして繰返し
行われるもので、一連の試験時間は、例えばメモリ容量
が８ＭＢの場合、約５分程度必要となるが、本発明の装
置によれば、複数のメモリボードに対して同時に試験を
並列的に行わせることができるので、全体の試験時間は
大幅に短縮される。
［発明の効果］
以上詳細に説明したように、本発明はメモリボードテス
ト本体と、被試験メモリボードとの間に、テストデータ
とリードデータとの比較を行い、不一致の場合エラー信
号を出力するような機能を有するアダプタを被試験メモ
リボードに対応してそれぞれ介在させるようにしたもの
で、複数のメモリボードを同時に効率良く試験できる取
扱いの簡便なメモリボードテスタを提供できる。
ト本体と、被試験メモリボードとの間に、テストデータ
とリードデータとの比較を行い、不一致の場合エラー信
号を出力するような機能を有するアダプタを被試験メモ
リボードに対応してそれぞれ介在させるようにしたもの
で、複数のメモリボードを同時に効率良く試験できる取
扱いの簡便なメモリボードテスタを提供できる。
【図面の簡単な説明】
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の構成ブロック図、第３図は
各メモリボードとアダプタの構成の一態様を示す斜視図
である。 第１図及び第２図において、 １ａ〜１ｎは被試験メモリボード、 ２ａ〜２ｎはアダプタ、 ３はメモリボードテスタ本体、 ２１はテストデータ保持回路、 ２２はリードデータ保持回路、 ２３は比較回路である。
各メモリボードとアダプタの構成の一態様を示す斜視図
である。 第１図及び第２図において、 １ａ〜１ｎは被試験メモリボード、 ２ａ〜２ｎはアダプタ、 ３はメモリボードテスタ本体、 ２１はテストデータ保持回路、 ２２はリードデータ保持回路、 ２３は比較回路である。
Claims (1)
- 【特許請求の範囲】 それぞれメモリ素子を含む複数の被試験メモリボード（
１ａ）〜（１ｎ）と、 各被試験メモリボードに結合するアダプタ（２ａ）〜（
２ｎ）と、 任意のテストアドレスとテストデータとを発生する機能
を有し、テストアドレス及びテストデータを各アダプタ
を経由して被試験メモリボードのすべてに同時に与える
メモリボードテスタ本体（３）とからなり、 前記各アダプタは、メモリボードテスタ本体からのテス
トデータを保持するテストデータ保持回路（２１）と、 メモリボードから読み出されたリードデータを保持する
リードデータ保持回路（２２）と、各保持回路（２１）
、（２２）からのテストデータとリードデータとを比較
し不一致の時エラー信号をメモリボードテスタ本体側に
出力する比較回路（２３）とで構成されることを特徴と
するメモリボードテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155971A JPS63318657A (ja) | 1987-06-23 | 1987-06-23 | メモリボ−ドテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155971A JPS63318657A (ja) | 1987-06-23 | 1987-06-23 | メモリボ−ドテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318657A true JPS63318657A (ja) | 1988-12-27 |
Family
ID=15617538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155971A Pending JPS63318657A (ja) | 1987-06-23 | 1987-06-23 | メモリボ−ドテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297236A (ja) * | 1989-05-11 | 1990-12-07 | Yamaha Corp | Ｒａｍ同時テスト回路 |
| JPH0390983A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置およびテストボード |
-
1987
- 1987-06-23 JP JP62155971A patent/JPS63318657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297236A (ja) * | 1989-05-11 | 1990-12-07 | Yamaha Corp | Ｒａｍ同時テスト回路 |
| JPH0390983A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置およびテストボード |
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