JPH03127151A - テスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、読み書き可能な半導体記憶装置をテストす
るためのテスト装置に関するものである。

〔従来の技術〕

第３図は、従来のテスト装置１によって読み書き可能な
半導体記憶装置ｔ２のテストを行う場合の接続構成を示
すブロック図である。

図において、リード・ライト信号Ｂは半導体記憶装置２
を読出し状態と書込み状態とに切替え設定するための信
号であって、テスト装置１から出力される。アドレス信
号Ａは半導体記憶装置２の記憶領域の番地を指定するた
めの信号であって、テスト装置１から出力される。デー
タ信号Ｃはテストのために半導体記憶装置２に書き込ま
せる信号であって、これもテスト装置１から出力される
。

データ信号りは半導体記憶装置２から読み出される信号
であって、この信号はテスト装置１に取り込まれる。

上記テスト装置１による半導体記憶装置２のテスト動作
は以下のようにして行われる。

テスト装置１から半導体記憶装置２を書込み状態に設定
するライト・モードのリード・ライト信号Ｂと、記憶さ
せるデータ信号Ｃと、そのデータ信号Ｃを記憶させる半
導体記憶装置２の記憶領域の番地を指定するアドレス信
号Ａとが半導体記憶装置２に与えられ、これによって半
導体記憶、装置２の指定された番地の記憶領域にデータ
信ＭＣが記憶される。

次に、リード・ライト信号Ｂは半導体記憶装置２を読出
し状態に設定するリード・モードに切り替えられ、アド
レス信号Ａが指定する半導体記憶装置２の記憶領域の番
地からデータ信号りか読み出される。テスト装置１では
、読み出されたデータ信号りと、このデータ信号りの読
出しに用いられたアドレス信号Ａと同一のアドレス信号
Ａによって書き込まれたときのデータＣとが比較され、
これらのデータ信号Ｃ，Ｄの一致・不一致から半導体記
憶装Ｗ１２の良品・不良品が判定される。

〔発明が解決しようとする課題〕

従来のテスト装置１による半導体記憶装置２のテストは
以上のようにして行われるため、゛１′導体記憶装置２
とテスト装置１との間で動作タイミングを同期させる必
要があり、そのための構成が必要になるという問題点が
あった。

また、テスト装置１から半導体記憶装置２に対してアド
レス信号Ａ、リード・ライト信号Ｂおよびデータ信号Ｃ
を与え、半導体記憶装置２から出力されるデータ信号り
をテスト装置１に取り込むので、これらの信号を授受す
るために多くの端子を必要とするという問題点もあった
。

この発明は、このような問題点を解消するためになされ
たものて、テスト対象の半導体記憶装置とテスト装置と
の間で動作タイミングを同期させる必要がなく、またテ
スト用の端子を大幅に削成することのできるテスト装置
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るテスト装置は、リード・ライト信号によ
って読出し状態と書込み状態とに切替え設定され、アド
レス信号によって指定される番地の記憶領域にデータを
記憶し、かつ記憶されたデータを読み出す読み書き可能
な半導体記憶装置をテストするためのテスト装置であっ
て、半導体記憶装置にデータが書き込まれるときそのデ
ータを一時保持し、保持したデータの出力タイミングと
、そのデータに対応する半導体記憶装置の読み出しデー
タの出力タイミングとを一致させるラッチ回路と、半導
体記憶装置の読み出しデータとラッチ回路の出力データ
とを比較する一致回路とを備え、一致回路の出力によっ
て半導体記憶装置の良否を判定するように構成されてい
る。

〔作用〕

この発明においては、半導体記憶装置に書き込まれるデ
ータが同時にラッチ回路でも保持され、その保持される
データと、これに対応する゛Ｆ導体記憶装置の読み出し
データとが一致回路で比較され、その比較結果から半導
体記憶装置の良否が判定される。

〔実施例〕

第１図は、この発明の一実施例であるテスト装置を用い
て読み書き可能な半導体記憶装置２のテストを行う場合
の接続構成を示すブロック図である。

第１図゛において、信号生成回路３は半導体記憶装置２
に与えるリード・ライト信号Ｂ、アドレス信号Ａ、デー
タ信号Ｃなどを生成する回路であって、半導体記憶装置
２とともに１つの半導体集積回路Ｍ内に組み込まれ、通
常動作時には所定の機能を実行するようになっている。

テスト装置■１はラッチ回路４と一致回路５とモニタ回
路６とて構成されている。ラッチ回路４は、信号生成回
路３から半導体記憶装置２にデータ信号Ｃが与えられる
とき、信号生成回路３から出力されるラッチ信号Ｅのタ
イミングで上記データ信号Ｃを保持するための回路であ
って、半導体集積回路Ｍ内にテスト用に予め設けられて
いてもよい。

一致回路５は、半導体記憶装置２から読み出されるデー
タ信号りとラッチ回路４から出力されるデータ信号Ｆと
を比較するための回路あって、ラッチ回路４と同（イミ
に、半導体集積回路Ｍ内にテスト用に予め設けられてい
てもよい。

一致回路５の出力信号は半導体集積回路Ｍ外に引き出さ
れてモニタ回路６に与えられ、モニタ回路６によってモ
ニタされる。

第２図は上記テスト装置１１による半導体記憶装置２の
テスト動作を示すタイミングチャートである。そのうち
、第２図（１）は半導体記憶装置２の記憶領域の番地を
指定するアドレス信号Ａを示し、第２図（２）は半導体
記憶装置２を読出し状態と書込み状態とに切替え設定す
るリード・ライト信号Ｂの波形を示す。第２図（２）で
はリード・ライト信号ＢがＬレベルのときをライトモー
ド、リード・ライト信号ＢがＨレベルのときをリードモ
ードとしている。また、第２図（３〉は半導体記憶装置
２に入力するデータ信号Ｃを、第２図（４〉は半導体記
憶装置２からテスト用端子を介してテスト用に取り出さ
れるデータ信号りを、第２図（５〉はラッチ回路４に入
力されるラッチ信号Ｅの波形を、第２図（６）はラッチ
回路４から出力される出力データ信号Ｆを、第２図（７
〉は一致回路５から出力される出力信号Ｇの波形をそれ
ぞれ示す。

次に、第２図のタイミングチャートを参照して、上記テ
スト装置１１による半導体記憶装置２のテスト動作につ
いて説明する。

信号生成回路３から半導体記憶装置２に与えられるリー
ド・ライト信号Ｂは、アドレス信号Ａの周期前半におい
てライトモードＷとなり、周期後半においてリードモー
ドＲとなる。

信号生成回路３から半導体記憶装置２に１ｊ、えられる
データ信号Ｃは、リード・ライト信号Ｂがライトモード
Ｗのとき半導体記憶装置２の記憶領域のアドレス信号Ａ
によって指定される番地に書き込まれ、リード・ライト
信号ＢがリードモードＲのとき通常の出力端子を介して
データ信号りとして読み出される。ただし、一致回路５
へりえられる上述したテスト用端子を介するデータ信号
りの出力タイミングは、第２図（４〉に示すように、デ
ータの書き込みと同時にそのデータが読み出しデータと
して得られるようになっている。

一方、データ信号Ｃは信号生成回路３から出力されるラ
ッチ信号Ｅの立下りのタイミングでラッチ回路４に保持
されろ。ここでは、ラッチ信号Ｅの立下りのタイミング
はリード・ライト信号Ｂの立下りのタイミングと一致さ
せてあり、ラッチ回路４の出力データ信号Ｆと半導体記
憶装置２の読み出しデータ信号りとは同一タイミングで
一致回路５に人力される。ラッチ信号Ｅとしてリード・
ライト信号Ｂを用いてもよい。一致回路５では、人力さ
れる２つの信号り、Ｆが比較され、これらの信号り、Ｆ
が一致している場合にはその出力信号ＧはＬレベルとな
る一方、一致していない場合には出力信号ＧはＨレベル
となる。この一致回路５の出力信号Ｇはモニタ回路６で
モニタされる。

半導体記憶装置２が正常に動作していれば人力されるデ
ータ信号Ｃと読み出されるデータ信号りとは等しくなり
、このとき一致回路５に入力される２つの信号り、Ｆは
等しく出力信号ＧはＬレベルとなる。これに対して、例
えば半導体記憶装置２にデータ信号ＣとしてＤ２が入力
されたとき、半導体記憶装置２の読み出しデータ信号り
がＤ２と異なるＤ２ａであれば、一致回路５の出力Ｇは
Ｈレベルとなる。したがって、モニタ回路６によって一
致回路５の出力信号Ｇのレベルを監視するだけで、半導
体記憶装置２の良否を判定することができる。

また、この実施例のようにラッチ回路４や一致回路５を
半導体記憶装置２や信号生成回路３とともに半導体集積
回路Ｍ内に予め組み込んでおけば、この半導体集積回路
Ｍに対してモニタ回路６を接続し信号生成回路３を例え
ば通常動作時と同様に働かせることによって半導体記憶
装置２のテストを行えることになり、テスト用の端子数
を大幅に削減することができる。

また、このテスト装置１１の場合には、半導体記憶装置
２と半導体集積回路Ｍの外部に設けられるモニタ回路６
との間の動作タイミングを合わせるための構成は必要と
しない。

〔発明の効果〕

以上のように、この発明によれば、半導体記憶装置に書
き込まれるデータを同時にラッチ回路でも保持して、そ
の保持データとこれに対応する半導体記憶装置からの読
出しデータとを一致回路で比較し、その比較結果から半
導体記憶装置の良否を判定するように構成したので、ラ
ッチ回路や一致回路を半導体記憶装置と同じ半導体集積
回路内に組み辻んでおくことにより、テスト用の端子数
を大幅に削減することができ、また半導体記憶装置をテ
スト装置の動作タイミングに無関係に動作させつつテス
ト動作を行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるテスト装置を用いて
半導体記憶装置のテストを行う場合の接続構成を示すブ
ロック図、第２図はそのテスト動作を示すタイミングヂ
ャート、第３図は従来のテスト装置を用いて半導体記憶
装置のテストを行う場合の接続構成を示すブロック図で
ある。 図において２は半導体記憶装置、４はラッチ回路、５は
一致回路、６はモニタ回路、１１はテスト装置である。 なお、 各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）リード・ライト信号によって読出し状態と書込み
   状態とに切替え設定され、アドレス信号によって指定さ
   れる番地の記憶領域にデータを記憶し、かつ記憶された
   データを読み出す読み書き可能な半導体記憶装置をテス
   トするためのテスト装置であって、 前記半導体記憶装置にデータが書き込まれるときそのデ
   ータを一時保持し、保持したデータの出力タイミングと
   、そのデータに対応する前記半導体記憶装置の読み出し
   データの出力タイミングとを一致させるラッチ回路と、 前記半導体記憶装置の読み出しデータと前記ラッチ回路
   の出力データとを比較する一致回路とを備え、 前記一致回路の出力によって前記半導体記憶装置の良否
   を判定することを特徴とするテスト装置。