JPS6331979B2 - - Google Patents
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- Publication number
- JPS6331979B2 JPS6331979B2 JP58047368A JP4736883A JPS6331979B2 JP S6331979 B2 JPS6331979 B2 JP S6331979B2 JP 58047368 A JP58047368 A JP 58047368A JP 4736883 A JP4736883 A JP 4736883A JP S6331979 B2 JPS6331979 B2 JP S6331979B2
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- JP
- Japan
- Prior art keywords
- output
- order group
- circuit
- signals
- output means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はｎケの低次群の信号を高次群の信号に
多重化する多重化回路に係り、特に、擾乱の影響
をなくした多重化回路に関するものである。
多重化する多重化回路に係り、特に、擾乱の影響
をなくした多重化回路に関するものである。
(b) 従来技術と問題点
従来の多重化回路の一実施例を図を用いて説明
する。尚、ここでは、PCM信号を多重化する場
合を例にとつて説明する。第１図は従来のPCM
伝送装置のインターフエイス部の一実施例構成図
を示す。
する。尚、ここでは、PCM信号を多重化する場
合を例にとつて説明する。第１図は従来のPCM
伝送装置のインターフエイス部の一実施例構成図
を示す。
図において、１乃至５はPCM24通話路群（以
下、PCM24CHと称す）、６はインタフエース部、
７乃至１１は高次群変換回路、１２はクロツクパ
ルス発生器、１３′は論理和回路、１３はインタ
フエース回路、１４はPCM120CH多重変換装置、
１５は出力端子である。
下、PCM24CHと称す）、６はインタフエース部、
７乃至１１は高次群変換回路、１２はクロツクパ
ルス発生器、１３′は論理和回路、１３はインタ
フエース回路、１４はPCM120CH多重変換装置、
１５は出力端子である。
第２図は、第１図の動作を説明するための図で
ある。同図１乃至８は、それぞれ第１図の１乃至
６点の信号波形を示す。
ある。同図１乃至８は、それぞれ第１図の１乃至
６点の信号波形を示す。
第１図において、５ケのPCM24CH１〜５の
夫々の低次群のPCM信号は高次群のPCM120CH
多重変換装置１４のインタフエース部６の高次群
変換回路（パネルシート）７〜１１の夫々に入力
される。また高次群変換回路のクロツクパルス発
生器１２より出力される各位相の異なつたφ1，
φ2，φ3，φ4，φ5のクロツクパルス（以下クロツ
クと称す）は夫々に対応した高次群変換回路７〜
１１に入力され、PCM２４の信号を第２図１〜
５に示した高次群の信号＃１〜＃５に変換する。
変換された高次群＃１〜＃５の信号は夫々の高次
群変換回路７〜１１より出力され、インタフエー
ス回路１３の論理和回路（以下ORゲートと称
す）１３′にて第２図６に示す如く合成され、出
力端子１５より出力される。
夫々の低次群のPCM信号は高次群のPCM120CH
多重変換装置１４のインタフエース部６の高次群
変換回路（パネルシート）７〜１１の夫々に入力
される。また高次群変換回路のクロツクパルス発
生器１２より出力される各位相の異なつたφ1，
φ2，φ3，φ4，φ5のクロツクパルス（以下クロツ
クと称す）は夫々に対応した高次群変換回路７〜
１１に入力され、PCM２４の信号を第２図１〜
５に示した高次群の信号＃１〜＃５に変換する。
変換された高次群＃１〜＃５の信号は夫々の高次
群変換回路７〜１１より出力され、インタフエー
ス回路１３の論理和回路（以下ORゲートと称
す）１３′にて第２図６に示す如く合成され、出
力端子１５より出力される。
しかしながら、かかる第１図に示すシステム
は、以下の欠点を生じるものである。すなわち、
上記の高次群変換回路７乃至１１にはそれぞれ電
源５ボルトとアースＥが接続されている。ここ
で、高次群変換回路７を例にとつて説明する。い
ま、第２図７に示すＡの時点で、高次群変換回路
７のパネルシートをPCM120CH多重変換装置１
４の架に挿入（着脱でも同一効果あり）する際、
電源５ボルトとアースＥの何れかが先きに接続さ
れることになる。この場合どちらかが先きに接続
されることになるため、第２図７に示す如き擾乱
７−１が発生する。この擾乱７−１はORゲート
１３′に入力される。ORゲート１３には他の高
次群の信号＃２〜＃５が入力されているため、こ
の擾乱７−１によつて第２図８に示す如く他の多
重化信号（この場合＃２，＃３，＃４）を破損す
る欠点を生ずる。
は、以下の欠点を生じるものである。すなわち、
上記の高次群変換回路７乃至１１にはそれぞれ電
源５ボルトとアースＥが接続されている。ここ
で、高次群変換回路７を例にとつて説明する。い
ま、第２図７に示すＡの時点で、高次群変換回路
７のパネルシートをPCM120CH多重変換装置１
４の架に挿入（着脱でも同一効果あり）する際、
電源５ボルトとアースＥの何れかが先きに接続さ
れることになる。この場合どちらかが先きに接続
されることになるため、第２図７に示す如き擾乱
７−１が発生する。この擾乱７−１はORゲート
１３′に入力される。ORゲート１３には他の高
次群の信号＃２〜＃５が入力されているため、こ
の擾乱７−１によつて第２図８に示す如く他の多
重化信号（この場合＃２，＃３，＃４）を破損す
る欠点を生ずる。
(c) 発明の目的
本発明は前記の欠点を解決するために、伝送装
置の使用中に高次群変換回路パネルシートを着脱
しても擾乱が発生しない多重化回路を提供するこ
とを目的とする。
置の使用中に高次群変換回路パネルシートを着脱
しても擾乱が発生しない多重化回路を提供するこ
とを目的とする。
(d) 発明の構成
上記目的は本発明によれば入力する並列信号を
各々割当てられた時間間隔のみ時分割で出力する
出力手段を各々入力信号に対応して複数設け、且
つ該出力手段からの出力を結合して、多重化信号
として出力する多重化回路において、該出力手段
出力の各々を各出力手段に割当てられたものと同
じ時間間隔のみ時分割で通過させる選択手段を該
出力手段の各々に対応して複数設け、該選択手段
の夫々の出力を結合するようにしたことを特徴と
する多重化回路によつて達成される。
各々割当てられた時間間隔のみ時分割で出力する
出力手段を各々入力信号に対応して複数設け、且
つ該出力手段からの出力を結合して、多重化信号
として出力する多重化回路において、該出力手段
出力の各々を各出力手段に割当てられたものと同
じ時間間隔のみ時分割で通過させる選択手段を該
出力手段の各々に対応して複数設け、該選択手段
の夫々の出力を結合するようにしたことを特徴と
する多重化回路によつて達成される。
(e) 発明の実施例
以下第３図ａ，ｂの実施例、第４図タイムチヤ
ートに基づいて説明する。
ートに基づいて説明する。
第３図において１〜５，７〜１２，１５は第１
図と同一機能を有する同一部材を示す。
図と同一機能を有する同一部材を示す。
すでに第１図にて説明した如く、各PCM24CH
１〜５の夫々の信号は高次群変換回路７〜１１に
て第４図１〜５の多重化信号＃１〜＃５に変換さ
れ、夫々の信号は伝送路〜を経て選択回路１
６に入力される。選択回路１６は第３図ｂに示す
如きANDゲート１６−１〜１６−５よりなる回
路構成になつている。
１〜５の夫々の信号は高次群変換回路７〜１１に
て第４図１〜５の多重化信号＃１〜＃５に変換さ
れ、夫々の信号は伝送路〜を経て選択回路１
６に入力される。選択回路１６は第３図ｂに示す
如きANDゲート１６−１〜１６−５よりなる回
路構成になつている。
選択回路１６のANDゲート１６−１〜１６−
５の夫々には高次群変換回路７〜１１に使用して
いるクロツクパルス発生器１２より出力されるク
ロツクφ1〜φ5が入力され、このクロツクに対応
する高次群信号を夫々のANDゲート１６−１〜
１６−５にて選択する。
５の夫々には高次群変換回路７〜１１に使用して
いるクロツクパルス発生器１２より出力されるク
ロツクφ1〜φ5が入力され、このクロツクに対応
する高次群信号を夫々のANDゲート１６−１〜
１６−５にて選択する。
選択された高次群の信号の夫々の伝送路イ，
ロ，ハ，ニ，ホを経てORート１３′で第４図６
に示す如く＃１〜＃５に多重化される。
ロ，ハ，ニ，ホを経てORート１３′で第４図６
に示す如く＃１〜＃５に多重化される。
いま、高次群変換回路７のパネルシートを前記
同様の方法でPCM120多重変換装置に挿入すると
第４図７の７−１に示す擾乱７−１が発生する。
しかし、多重化信号＃１は選択回路１６のAND
ゲート１６−１にてφ1の位相をもつクロツクに
て選択されて出力されるのでφ1のクロツクに同
期しない擾乱はANDゲート１６−１より出力さ
れない。それ故、ANDゲート１６−１〜１６−
５より出力される＃１〜＃５の高次群信号は夫々
の伝送路イ，ロ，ハ，ニ，ホを経てORゲート１
３′にて入力される。そして第４図６に示したタ
重化信号＃１〜＃５は第４図８に示す如く、第４
図６と同一の多重化データとなつて出力端子１５
より出力される。
同様の方法でPCM120多重変換装置に挿入すると
第４図７の７−１に示す擾乱７−１が発生する。
しかし、多重化信号＃１は選択回路１６のAND
ゲート１６−１にてφ1の位相をもつクロツクに
て選択されて出力されるのでφ1のクロツクに同
期しない擾乱はANDゲート１６−１より出力さ
れない。それ故、ANDゲート１６−１〜１６−
５より出力される＃１〜＃５の高次群信号は夫々
の伝送路イ，ロ，ハ，ニ，ホを経てORゲート１
３′にて入力される。そして第４図６に示したタ
重化信号＃１〜＃５は第４図８に示す如く、第４
図６と同一の多重化データとなつて出力端子１５
より出力される。
(f) 発明の効果
本発明の多重化によればインタフエース部の高
次群変換回路のパルシートの着脱の際に発生する
擾乱をそのパネルシートに対応したANDゲート
回路によつて阻止するので複数の低次群より高次
群に変換された多重化信号には擾乱の影響を除去
できる利点を有する。
次群変換回路のパルシートの着脱の際に発生する
擾乱をそのパネルシートに対応したANDゲート
回路によつて阻止するので複数の低次群より高次
群に変換された多重化信号には擾乱の影響を除去
できる利点を有する。
第１図は従来例のPCM伝送装置のインタフエ
ース部、第２図は第１図のタイムチヤート、第３
図ａ，ｂは本発明の実施例、第４図は第３図のタ
イムチヤートを示す。 図中、１〜５はPCM24CH、６はインタフエー
ス部、７〜１１は高次群変換回路（パネルシー
ト）、１２はクロツクパルス発生器、１３はイン
ターフエイス回路、１３′は論理和回路、１６は
選択回路、１４はPCM120CH多重変換装置、１
５は出力端子、１６−１〜１６−５はANDゲー
トを示す。
ース部、第２図は第１図のタイムチヤート、第３
図ａ，ｂは本発明の実施例、第４図は第３図のタ
イムチヤートを示す。 図中、１〜５はPCM24CH、６はインタフエー
ス部、７〜１１は高次群変換回路（パネルシー
ト）、１２はクロツクパルス発生器、１３はイン
ターフエイス回路、１３′は論理和回路、１６は
選択回路、１４はPCM120CH多重変換装置、１
５は出力端子、１６−１〜１６−５はANDゲー
トを示す。
Claims (1)
- １ 入力する並列信号を各々割当てられた時間間
隔のみ時分割で出力する出力手段を各々入力信号
に対応して複数設け、且つ該出力手段からの出力
を結合して、多重化信号として出力する多重化回
路において、該出力手段出力の各々を各出力手段
に割当てられたものと同じ時間間隔のみ時分割で
通過させる選択手段を該出力手段の各々に対応し
て複数設け、該選択手段の夫々の出力を結合する
ようにしたことを特徴とする多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4736883A JPS59172849A (ja) | 1983-03-22 | 1983-03-22 | 多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4736883A JPS59172849A (ja) | 1983-03-22 | 1983-03-22 | 多重化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172849A JPS59172849A (ja) | 1984-09-29 |
| JPS6331979B2 true JPS6331979B2 (ja) | 1988-06-28 |
Family
ID=12773162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4736883A Granted JPS59172849A (ja) | 1983-03-22 | 1983-03-22 | 多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172849A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02152336A (ja) * | 1988-12-05 | 1990-06-12 | Nec Corp | ディジタル多重化器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829234A (ja) * | 1981-08-14 | 1983-02-21 | Matsushita Electric Works Ltd | 情報伝送装置 |
-
1983
- 1983-03-22 JP JP4736883A patent/JPS59172849A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172849A (ja) | 1984-09-29 |
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