JPS6332263B2 - - Google Patents

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JPS6332263B2
JPS6332263B2 JP57139981A JP13998182A JPS6332263B2 JP S6332263 B2 JPS6332263 B2 JP S6332263B2 JP 57139981 A JP57139981 A JP 57139981A JP 13998182 A JP13998182 A JP 13998182A JP S6332263 B2 JPS6332263 B2 JP S6332263B2
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JP
Japan
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semiconductor chip
reference voltage
chip carrier
voltage bus
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JP57139981A
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Jii Guraabu Deimitorii
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TE Connectivity Corp
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AMP Inc
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Publication of JPS6332263B2 publication Critical patent/JPS6332263B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12528—Semiconductor component

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は半導体チツプの基板に係り、特に信号
リードとアースバスとの間に個々の抵抗が選択的
に接続され種々の抵抗値を持つパワーおよびアー
スバス構造に関するものである。
集積回路半導体チツプ用のチツプ担持体は当技
術界で周知であり広く用いられている。普通の型
の半導体チツプ担持体は基板とその端縁の複数位
置から基板中央に向かつて延びる基板上に配列さ
れた電導リードとを含み（例えば米国特許第
4195193号参照）、そのリードはチツプ担持体の中
央に接合された半導体チツプ上の接合パツドに接
合される。
基板上のリードは薄くて過負荷となりやすいの
で、パワー電圧やアース電圧をチツプ上の適当な
パツドに供給するにはチツプ担持体上の複数のリ
ードを充用することが必要であつた。また、リー
ド抵抗を最小にするために多数の並列のリードが
用いられて、信号リードとして利用できるリード
の数を制約していた。
在来の基板上の信号リードは二つの部分から成
り、第一の部分は基板面に被着されて基板外縁か
らチツプの装着される基板内縁に延びる導体片で
ある。また、第二の部分は被着導体片の内端縁か
ら空中をわたつてチツプに達する細線ないし細い
リードであつてボンデングワイヤと称される。接
続用リード抵抗と称される接地抵抗は一般には基
板外縁の先で印刷回路板上の信号リードに接続さ
れる。この構成は抵抗リードの装着位置にてイン
ピーダンスが連続しない不整合伝送線路をつくり
だす。抵抗リード装着位置から先の、残りの接続
部分は、不整合スタブと称される。
最近の集積回路技術の傾向は高周波信号伝送に
向かつているが、不整合信号リード上の高周波信
号は前記のインピーダンス不連続位置で信号反射
を起す。
一般に、伝送線路の基準面が中断されても、そ
の間隙が1/4波長よりも小さいときは、伝送線路
上の信号がひどく乱されることはない。しかし、
この間隙か1/4波長よりも大きいと反射が大きく
なる。工業規格はこの間隙を1/20波長に制限し、
軍規格はこれを1/50に規定している。さらに、低
ピコ秒の立上り時間では、等価1/50波長はチツプ
のパツケージングで当面する寸法の範囲に属す
る。従つて、反射を減少するために人為的に基準
アース面をつくることが必要である。信号反射は
隣接するデイジタル回路コンポーネントに無用の
スイツチングを起こすおそれがあり、信号リード
の不連続は排除することが望ましい。理想的な解
決法は印刷回路板上に置かれた終端用リード抵抗
を半導体デバイスへの信号投入点に移動すること
である。
よつて、本発明による上記の形式のチツプ担持
体は、さらに基板中央寄りの第一基準電圧バスを
包含し、この第一基準電圧バスが一つのリードに
接続される。第一基準電圧バスは基板の中央部を
取囲む第二基準電圧バスを実質的に取囲む。第一
第二両基準電圧バスはそれぞれアースバス、パワ
ーバスとすることが好ましい。基板に接合される
銅リードフレームを使用すれば、中央にチツプを
搭載する基板上にこのバス構造を形成してパワー
およびアースの多重接続をチツプとバス構造との
間に直接に接合することができる。各バスは一つ
のリードしか必要としないのでチツプのごく近く
で両リード間に減結合キヤパシタを取付けてスイ
ツチングによる低リアクタンスを保証することが
できる。
本発明はまた一面において、前記の形式のチツ
プ担持体にさらに次の特徴を持たせるものであ
る。すなわち、その電導リードは大部分信号リー
ドであつて、基板上にはそれらの信号リードと第
一基準電圧バスとの間に抵抗材が接合され、この
抵抗材を選択的に除去することにより少なくも一
つの信号リードと第一基準電圧バスとの間に所望
抵抗値の個別通路を形成することができる。
この面において、本発明は、被着信号リードが
チツプに向かうボンデングワイヤに変る位置で信
号リードを独自のアース抵抗によりインピーダン
ス整合することを可能ならしめる技術を包含す
る。これにより、不整合スタブのインピーダンス
不連続は排除され高周波反射信号が著減する。こ
の技術は二つのステツプから成る。第一のステツ
プはすべての信号リードを抵抗帯域の一側に整合
させることである。抵抗帯域は他側でアースバス
に整合される。次のステツプはレーザー等のビー
ムを用いて抵抗帯域を各信号リードに一つずつの
個々の抵抗に分割することである。各リード抵抗
の値はここで所望の値に調節ないし微調される。
これにより各リードは独自の一抵抗を介してアー
ス整合することが可能である。信号リードを抵抗
材から完全に隔離する場合は、そのレーザーカツ
ト部とアースバスとの間に残された抵抗材がアー
ス電位となり基準アース面として作用する。この
ことはアース基準にないワイヤボンデイングの距
離を最小にし高周波信号の不連続性および反射の
度合を減少する。
以下、図面に示す実施例について本発明を説明
する。
第１図は半導体チツプを搭載接続する前の本発
明の基板１０を示す。この基板は酸化ベリリウ
ム、酸化アルミニウム等の適当な誘電材料から成
り、回路系は光エツチング、印刷等の標準的方法
によつて基板上に形成されるか或いは米国特許第
3744120号、第3766634号、第3994430号および第
4129243号に記載の方法により銅リードフレーム
が基板に接合される。これらの米国特許に記載の
方法によればそのリードフレームは始めに一側を
酸化されてセラミツクの基板１０上に定置され
る。次いでこのリードフレームと基板が約1068℃
に加熱され、この温度で酸化銅は溶融して基板に
融着する。これは銅の融点より低温である。チツ
プ支持パツド１２は基板１０の中央を占め、パワ
ーリード２３で基板の一隅において接続されるパ
ワーバス２２によつて完全に取囲まれる。またパ
ワーバス２２はアースバス１８によつてほとんど
完全に取囲まれ、アースバス１８はアースリード
１９によつて対角隅に接続される。アースバス１
８はパワーリード２３の通るところで切れてお
り、この位置にアースバス１８上の取付けパツド
２０とパワーバス上の取付けパツド２４とが並ん
でいる。パツド２０，２４はパワー構造とアース
構造の間に減結合キヤパシタを装着するための取
付け手段として役立つ。基板１０の各外縁１７と
アースバス１８の間には複数の信号リード１４が
延びている。ただし、これらのリード１４は基板
上に形成された長形の抵抗帯域２６によつてアー
スバス１８から離隔されており、抵抗帯域２６を
介してアースバス１８に接続されることになる。
被着抵抗帯域２６は、炭素と二つの酸化金属と
結合剤との組成物であることが多い、厚膜または
薄膜の材料で形成される。これらの抵抗帯域は、
ハイブリツド回路技術でよく知られているよう
に、普通の厚膜技術によりスクリーン印刷して基
板上に固定することができる。
第２図は抵抗帯域の役割をいくつかの例につい
て図示する。抵抗帯域２６に形成されるレーザー
カツト部２７は一般に各信号リード１４とアース
バス１８との間に設けられることによつて個別の
抵抗帯域部分を分割形成するが、レーザーカツト
部２７ａのように、信号リード１４ａをアースバ
ス１８から完全に切離して第３図に断面を示すア
ース面２９を残したり、ジグザグ形のレーザーカ
ツト部２７ｂを作つて信号リード１４ｂとアース
バス１８との間に抵抗２８を画成形成したり、さ
らには微調用のレーザーカツト部２７ｃを作つて
信号リード１４ｃからアース１８までの抵抗値を
若干変更したりすることもできる。半導体チツプ
１３には種々のボンデイングワイヤ３２，３３，
３４が接続されているが、ボンデイングワイヤ３
２は信号リード１４をチツプ１３に接続するも
の、ボンデイングワイヤ３３はチツプ１３はパワ
ーを直接に供給するパワーリード、ボンデイング
ワイヤ３４はチツプ１３から直接のアース接続を
与えるアースリードである。これらのボンデイン
グワイヤ３２，３３，３４はすべて次に述べるボ
ンデイングワイヤ３２と同様に基板から離れて橋
をかけるようにのびる導電線である。
第３図は各信号リード１４をチツプ支持パツド
１２に搭載された半導体チツプ１３に接続するボ
ンデイングワイヤ３２を示す。このボンデイング
ワイヤ３２は両端で接合されアースバス１８とパ
ワーバス２２を跨いでいる。従つてこのボンデイ
ングワイヤ３２はレーザーカツトによつて形成さ
れた抵抗２８とだいたい平行に配置されている。
【図面の簡単な説明】
第１図はパワーバス２２を板上に有し信号リー
ド１４とアースバス１８の間に抵抗帯域２６を有
する基板１０の平面図、第２図はレーザー切込み
後の信号リード１４とチツプ１３の間の基板一部
の拡大平面図、第３図は第２図と同じ基板１０の
一部の３−３線による切断側面図である。 １０……基板、１２……チツプ支持パツド、１
３……半導体チツプ、１４……信号リード、１７
……基板端縁、１８……第一基準電圧バス（アー
スバス）、１９……アースリード、２０……取付
けパツド、２２……第二基準電圧バス（パワーバ
ス）、２３……パワーリード、２４……取付けパ
ツド、２６……抵抗帯域、２７……レーザーカツ
ド部、２８……画成抵抗、２９……アース面、３
２，３３，３４……ボンデイングワイヤ。

Claims (1)

  1. 【特許請求の範囲】 １ 基板１０と、その端縁の複数位置から基板中
    央に向かつて延びる基板表面に配設された電導リ
    ード１４，１９，２３とを含む型の半導体チツプ
    担持体において、前記基板１０の中央部を実質的
    に取囲み、前記電導リード１４，１９，２３が配
    設された基板表面と同一の基板表面上に配設され
    た第一基準電圧バス１８を含み、前記電導リード
    １４，１９，２３が前記第一基準電圧バス１８の
    外側に配設され、前記第一基準電圧バス１８が前
    記電導リードの１つ１９に接続されることを特徴
    とする半導体チツプ担持体。 ２ 特許請求の範囲第１項に記載の半導体チツプ
    担持体において、前記第一基準電圧バス１８の内
    側にあつて前記基板１０の中央部を実質的に取囲
    み、前記電導リード１４，１９，２３が配設され
    た基板表面と同一の基板表面上に配設された第二
    基準電圧バス２２を含み、前記第二基準電圧バス
    ２２が前記電導リードの１つ２３に接続されるこ
    とを特徴とする半導体チツプ担持体。 ３ 特許請求の範囲第２項に記載の半導体チツプ
    担持体において、前記第一及び第二両基準電圧バ
    ス１８，２２が前記基板１０上の減結合コンデン
    サに接続されることを特徴とする半導体チツプ担
    持体。 ４ 特許請求の範囲第１項に記載の半導体チツプ
    担持体において、前記第一基準電圧バス１８がア
    ース電位を有することを特徴とする半導体チツプ
    担持体。 ５ 特許請求の範囲第１項に記載の半導体チツプ
    担持体において、前記基板１０の中央に半導体チ
    ツプ１３を支持するための電気的熱的伝導性パツ
    ド１２を有することを特徴とする半導体チツプ担
    持体。 ６ 特許請求の範囲第１項に記載の半導体チツプ
    担持体において、前記電導リード１４，１９，２
    ３の大部分が信号リード１４であり、前記基板１
    ０上には前記信号リード１４と前記第一基準電圧
    バス１８との間に抵抗材２６が接合され、該抵抗
    材を選択的に除去することによつて少なくとも一
    つの信号リード１４と前記第一基準電圧バス１８
    との間に所望抵抗値の個別通路を形成しうること
    を特徴とする半導体チツプ担持体。 ７ 特許請求の範囲第１項に記載の半導体チツプ
    担持体において、前記電導リード１４，１９，２
    ３が銅であつて、前記基板１０に近接して酸化銅
    表面が該基板に融着され、前記基板はセラミツク
    材から成ることを特徴とする半導体チツプ担持
    体。
JP57139981A 1981-08-14 1982-08-13 半導体チツプ担持体 Granted JPS5839038A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US293052 1981-08-14
US06/293,052 US4417266A (en) 1981-08-14 1981-08-14 Power and ground plane structure for chip carrier
US314921 1981-10-26

Publications (2)

Publication Number Publication Date
JPS5839038A JPS5839038A (ja) 1983-03-07
JPS6332263B2 true JPS6332263B2 (ja) 1988-06-29

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ID=23127447

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57139981A Granted JPS5839038A (ja) 1981-08-14 1982-08-13 半導体チツプ担持体

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JP (1) JPS5839038A (ja)

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