JPS6333177Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はレーダに係り、特にそのデスタガ装置
の改良に関する。

周知のようにレーダ方式においてはレーダ性能
の向上化を目的としてスタガ方式が採用されてい
る。すなわちこのスタガ方式はレーダにおいて
MTI（移動目標指示）をなす場合、目標体がレー
ダに対してブラインド速度と称される一定の相対
速度をとるとき、MTIをかけると目標体が消え
てしまつて指示し得なくなるといつたレーダにと
つて致命的な欠点を解消するために考案されたも
のであつて、送信の繰返周期を規則的に変化させ
て送信することにより、隣接した繰返し周期の間
で常にはブラインド速度の条件が成立しないよう
にしたものである。

第１図は３周期スタガの場合を例示したもの
で、同図ａのような周期Ｔの基準トリガに対し同
図ｂのようにt₁あるいはt₂だけ遅延したトリガを
作り、周期がT₁，T₂，T₃の繰返しとなるスタガ
トリガとして送信する。ここでT₁＝Ｔ＋t₁，T₂
＝Ｔ−t₁＋t₂，T₃＝Ｔ−t₂の関係にある。然るに
かかるスタガトリガにより得られるレーダ受信
（スタガビデオ）は同一目標から得られるレーダ
ビデオが同図ｃのようにスタガトリガに対して常
に一定時間tcだけ遅延して得られるが、周期自体
はT₁，T₂，T₃の繰返しとなつている。

ところでこのようにして得られるスタガビデオ
を信号処理する際、その周期を一定周期に変換す
るのがデスタガ動作であつて、第１図ｄのように
スタガビデオを周期毎にt₁′，t₂′なる遅延を与え
てt₁′＝t₂，t₂′＝t₂−t₁とすることにより、その周
期を元の一定周期Ｔに変換している。

つまり、レーダでスタガ操作をしたとすると、
スタガトリガに同期して得られるスタガビデオは
第１図に示した如くその周期がT₁，T₂，T₃と変
化して一定にはなつていないが、この周期T₁，
T₂の期間に得られたビデオを各々の周期T₁，T₂
に応じてt₁′，t₂′だけ遅延させることにより一定
周期Ｔのビデオを得ることができるものであり、
このビデオがデスタガビデオであつてその操作が
デスタガと呼ばれるものである。

すなわち、デスタガを行うためには、スタガ周
期に応じて遅延時間を制御する必要がある。

而して従来、かかるデスタガ動作をなすため
に、例えば入力信号を順次シフトさせそのシフト
時間を利用して遅延信号を得るシフトレジスタ等
のデジタル遅延回路を使用していたが、遅延時間
を任意に得るのに多くの出力切換回路が必要とな
つて、構成を著しく複雑化する欠点があつた。ま
た遅延線路を使用するようにしたものにあつて
は、一般に任意の遅延時間に設定することが困難
であるために複数の遅延線路を組合せる等の工夫
が必要となつて煩雑且つ複雑であると共に、一度
設定するとその変更の範囲が限定されてしまう欠
点があつた。

そこで本考案は以上のような点に鑑みてなされ
たもので、上記従来の欠点を簡易に且つ確実に除
去し得る極めて良好なデスタガ装置を提供するこ
とを目的としている。

以下図面を参照して本考案の一実施例につき詳
細に説明する。

すなわち第２図に示すように入力信号としての
スタガビデオ２１は書込番地選択回路２２を介し
て記憶装置２３内に書込み番地が指定されて記憶
される。ここで記憶装置２３は例えば１スイープ
で得られたビデオ信号を記憶するものであり、多
数の記憶素子を連続的に接続して構成されるもの
であつて、一つの番地には入力信号の一定時間毎
すなわち一定距離毎にサンプリングされたアナロ
グ量がデジタル化されて記憶されるようになり、
該一つの番地に記憶し終ると次の距離セル分が記
憶され、記憶された信号が所定時間後に順に読み
出された後は、次のスイープで得られた各距離セ
ル毎の信号が順に記憶されるようになるものであ
る。

このようにして一度記憶装置２３内の所定番地
に書込みされた１スイープで得られた各距離毎の
入力信号は、読出し番地選択回路２４を介して当
該番地指定を受けたとき読出されて後述するデス
タガビデオ２７として導出されることになる。こ
こで読出し番地と書込み番地の制御は番地制御回
路２５からの書込み番地制御信号および読出し番
地制御信号により制御される。つまり番地制御回
路２５は後述するようにスタガトリガ２６に基い
て入力信号を書込んでから読出すまでの遅延時間
制御を行ない、さらには１スイープ毎にこの遅延
量を変化させることが可能であるようになされて
いるもので、これにより必要な遅延時間（前述の
t₁′，t₂′等）を与えることができる。

第３図はかかる作用をさらに詳しく説明するも
ので、前述の記憶装置２３を１番地からＮ番地ま
で番地付けされた複数の記憶素子でもつて例えば
リング状にすなわちＮ番地の隣りが再び１番地と
なる如く構成した場合を想定する。ここで記憶装
置２３の各番地（すなわち各記憶素子）には１ス
イープで得られた入力信号の距離セル毎の信号が
記憶されるようになることは前述したのと同様で
ある。また書込み番地選択回路２２および読出し
番地選択回路２４を介して行なわれる番地制御回
路２５による書込み番地および読出し番地の制御
は、例えばいづれも番地が１から順次増加する方
向へ進むように制御されるものとし、Ｎ番地の次
は再び１番地に連なるものとする。

而して今、特定のＫ番地について着目すると、
書込み番地選択回路２２によるＫ番地への書込み
時には読出し番地選択回路２４によりすでに書込
まれている（Ｋ−ｍ）番地の信号が出力され（Ｋ
＋ｍ）番地への書込み時にＫ番地の信号が読出さ
れるようになる。すなわち特定の番地へ書込まれ
た信号は、ｍ番地あとの番地への信号書込み時に
読出されることになる。

したがつて特定の番地の信号が書込まれてから
読出されるまでの間には、書込み番地選択回路２
２および読出し番地選択回路２４の１番地の進み
時間をΔtとし、書込み番地と読出し番地との番
地差をｍとするとき t′＝Δt×ｍ なる遅延時間があることになる。したがつてΔt
またはｍを制御することにより目的とする遅延時
間t′を変化せしめることができることになるもの
であり、特に、記憶装置２３においてΔtが固定
の場合、書込みおよび読出しの両番地の差ｍのみ
を制御することにより遅延時間t′を制御すること
が可能となる。これにより、取りも直さず記憶装
置２３から読出し番地選択回路２４を介してスタ
ガ周期に応じて所定の遅延時間が与えられた一定
周期の（デスタガ）ビデオ２７を導出することが
できるものである。そして例えば第１図に示した
ようなデスタガ動作をなすにはスタガビデオに対
して遅延時間t′が１スイープ毎にt₁′，t₂′，０とな
るように、パルス繰り返し周期（PRF）毎すな
わちスタガトリガ２６が与えられる毎に上記ｍの
値を設定制御してやればよい。

なお、上記説明では、記憶装置は説明の便宜
上、リング状の記憶素子列として説明したが、要
は指定番地に読出し可能な素子構成であれば良い
ので、これに限定されることなく、例えば縦横に
平面状に配列された通常の記憶素子列で構成でき
ることは言うまでもない。

またスタガビデオを実質的に基準トリガの周期
と同じ周期を有するデスタガビデオに変換する場
合について説明したが、必ずしも基準トリガの周
期の信号に変換することを要せず、スタガトリガ
と別の周期の信号に変換することも可能である。

第４図は第２図の具体例を示すもので、番地制
御回路２５は基準発振器２５１からのΔt毎の基
準信号をカウンタ２５２に加えてカウントアツプ
をなさしめると共に、書込み読出し制御回路２５
３に加えてΔt期間内で書込み、読出しの制御を
行うための書込み信号Ｗおよび読出し信号Ｒを生
成せしめている。

この場合、カウンタ２５２の出力は書込み期間
にそのまま書込み番地（指定）として使われる。

また、読出し番地（指定）は上記書込み番地に
対して読出し、書込み番地差制御回路２５４から
の読出し、書込み番地差ｍ（信号）を減算器２５
５で減算することにより得られるようになるが、
これは読出し期間のみ有効となるように制御され
るものとする。

そして、上記読出し、書込み番地差ｍ（信号）
を生成する読出し書込み番地差制御回路２５４は
スタガトリガ２６の周期T₁，T₂…に応じてm₁，
m₂…となるように制御するもので、スタガトリ
ガ２６が与えられる毎に各々を選択するように構
成することができるが、スタガトリガ２６の代り
に外部から直接m₁，m₂…を得るようにしてもよ
く、要はスタガトリガ２６の周期に応じてｍを変
化させ得る回路であればよい。

そして、書込み番地選択回路２２はそれぞれス
タガビデオ２１および上記カウンタ２５２からの
書込み番地（指定）が対応的に供給されると共に
上記書込み読出し制御回路２５３からの書込み信
号Ｗが共通に供給される書込みデータ制御ゲート
２２１および書込み番地制御ゲート２２２とを有
してなり、記憶装置２３に対してデータ書込とそ
の書込み番地指定をなすようになされている。

さらに、読出し番地選択回路２４は、上記減算
器２５５からの読出し、書込み番地差ｍ信号およ
び上記書込み読出し制御回路２５３からの読出し
信号Ｒがそれぞれ共通に供給される読出し番地制
御ゲート２４１および読出しデータ制御ゲート２
４２とを有してなり、記憶装置２３に対して読出
し番地指定をなすと共にデータ読出しをなすよう
になされている。

次に、以上のような具体例の動作について第５
図を参照して説明すると、ａは上述したようにデ
ジタル化されて記憶される入力信号として１スイ
ープで得られたスタガビデオ２１の各距離セル毎
のデジタルワードをタイムスロツトＫ，Ｋ＋１，
Ｋ＋２，Ｋ＋３…番号に対応させてV_K，V_K+1，
V_K+2，V_K+3…と表わしたものである。

また、ｂは記憶装置２３に対して前述したよう
にΔtの期間中に読出し信号Ｒおよび書込み信号
Ｗにより、読出し、書込みが各々１回ずつ行なわ
れることを示している。

そして、ｃ，ｄに示す如く各タイムスロツト番
号に対応して書込み番地Ｋおよび読出し番地（Ｋ
−ｍ）が指定されたとすると、タイムスロツトＫ
ではビデオV_KがＫ番地に書込まれ、Ｋ−ｍ番地
からはビデオ（V_K-n）が読出される。以下同様
にしてタイムスロツト（Ｋ＋１）では（V_K+1）
が（Ｋ＋１）番地に書込まれ、Ｋ−ｍ＋１番地か
らはビデオ（V_K-n+1）が読出され、タイムスロ
ツト（Ｋ＋ｍ）ではビデオ（V_K+n）が（Ｋ＋ｍ）
番地に書込まれ、Ｋ番地からはビデオV_Kが読出
されるようになる。１スイープ分のデータに対し
ては一定のｍで読み出される。

ここで、ビデオV_Kに着目すると、このビデオ
V_KはタイムスロツトＫで記憶装置２３に入力さ
れ、タイムスロツト（Ｋ＋ｍ）で記憶装置２３か
ら出力されるので、記憶装置２３の入出力の間で
タイムスロツト番号でｍだけ差を有していること
になる。

これは１タイムスロツトの期間をΔtとしたと
きにビデオV_Kが出力されるまでに、第５図ｅの
如く t′＝Δt×ｍ まで遅延されていることになる。

つまり、読出し、書込み番地差ｍを制御するこ
とにより遅延時間を制御することが可能となるか
ら、スタガ周期T₁，T₂…に対応してｍを t₁′＝Δt×m₁ t₂′＝Δt×m₂ の如く（但し、t₁′，t₂′…は第１図に示したよう
に一定周期ビデオを得るに必要な各周期毎の遅延
時間）、m₁，m₂…を１スイープ毎に可変制御す
ればデスタガ装置を実現し得ることを示してい
る。

従つて以上詳述したような本考案によれば、配
列された記憶素子列に入力信号を順次書込んでゆ
くと共に、この情報を所定（遅延）時間後に順次
読出すように読出し時刻を制御したことにより、
遅延時間の設定が書込み（および読出し）の番地
指定だけで可能となり、構成を著しく簡易化し得
る極めて良好なデスタガ装置を提供することがで
きる。

【図面の簡単な説明】

第１図はスタガ動作ならびにデスタガ動作を説
明する図、第２図、第３図は本考案に係るデスタ
ガ装置の一実施例を示す構成図とその動作説明
図、第４図、第５図は第２図の具体例を示す構成
図とその動作説明図である。 ２１……入力信号（スタガビデオ）、２２……
書込み番地選択回路、２３……記憶装置、２４…
…読出し番地選択回路、２５……番地制御回路、
２６……スタガトリガ、２７……デスタガビデ
オ。

Claims (1)

【実用新案登録請求の範囲】
1. スタガビデオをその周期に応じた所定時間だけ
   遅延することにより所定周期ビデオ信号に変換す
   るデスタガ装置において、前記スタガビデオの書
   込み番地指定制御信号を順次導出する手段及び前
   記スタガビデオのスタガトリガ周期に応じた番地
   差の情報を有しかつ１スイープ毎に番地差が可変
   制御される番地差信号を発生する手段及びこの番
   地差信号によつて前記書込み番地指定制御信号に
   よる番地とは前記番地差を有する番地を指定する
   読出し番地指定制御信号を導出する手段とを有す
   る番地制御回路と、この番地制御回路からの書込
   み番地制御信号及び読出し番地指定制御信号が供
   給され、順次導入される距離セル毎の前記スタガ
   ビデオを指定された番地に書込み、かつ、読出し
   を行なう記憶装置とを具備し、前記番地制御回路
   の読出し番地指定制御信号により前記記憶装置か
   ら所定周期ビデオ信号を導出することを特徴とし
   たデスタガ装置。