JPS633332B2 - - Google Patents
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- Publication number
- JPS633332B2 JPS633332B2 JP54067746A JP6774679A JPS633332B2 JP S633332 B2 JPS633332 B2 JP S633332B2 JP 54067746 A JP54067746 A JP 54067746A JP 6774679 A JP6774679 A JP 6774679A JP S633332 B2 JPS633332 B2 JP S633332B2
- Authority
- JP
- Japan
- Prior art keywords
- key
- signal
- warning
- electronic device
- detection means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子機器に関する。
従来印字式卓上計算機や表示式卓上計算機、プ
ログラム式卓上型計算機等の電子式卓上型計算機
には、操作者に対して行なう数々の方式の警告装
置が採用されて来た。
ログラム式卓上型計算機等の電子式卓上型計算機
には、操作者に対して行なう数々の方式の警告装
置が採用されて来た。
ランプによる視覚に訴える方式、ブザー等によ
る聴覚に訴える方式、印字装置を通してメツセー
ジを出力し操作者に警告を発する方式等がある。
る聴覚に訴える方式、印字装置を通してメツセー
ジを出力し操作者に警告を発する方式等がある。
しかしながら、これらの方式には一長一短があ
る。
る。
視覚に訴える方式の場合は操作者がかならずし
も操作の期間中警告ランプを監視していなくては
ならない。
も操作の期間中警告ランプを監視していなくては
ならない。
聴覚に訴える方式は騒音がきらわれ、警告の種
類が判然としない。
類が判然としない。
また印字装置によるメツセージ方式だと、警告
の度に一連の意味を持つたプリントリストの間に
警告のメツセージが入るといつた欠点を有してい
る。
の度に一連の意味を持つたプリントリストの間に
警告のメツセージが入るといつた欠点を有してい
る。
本発明は、これらの問題点を解決する為に、警
告を音で行うものであるが、これをキーの操作に
応答して行うことによつて、騒々しくなく警告を
行うことのできる電子機器を提供することを目的
とする。
告を音で行うものであるが、これをキーの操作に
応答して行うことによつて、騒々しくなく警告を
行うことのできる電子機器を提供することを目的
とする。
この目的を達成する為に本発明は、複数のキー
を有する入力手段と音を発生する為の音発生手段
と入力手段のキーの操作を検知するキー検知手段
と、音を発生すべき状態を検知する状態検知手段
と、前記状態検知手段によつて音を発生すべき状
態のときキー検知手段からの信号に応答して音を
発生させる制御手段とで構成される。
を有する入力手段と音を発生する為の音発生手段
と入力手段のキーの操作を検知するキー検知手段
と、音を発生すべき状態を検知する状態検知手段
と、前記状態検知手段によつて音を発生すべき状
態のときキー検知手段からの信号に応答して音を
発生させる制御手段とで構成される。
状態検知手段によつて音を発生すべき状態のと
き、キーを操作するとキー検知手段によつてこれ
が検知されて、キー操作に応答して音発生手段に
よつて音が発生する。
き、キーを操作するとキー検知手段によつてこれ
が検知されて、キー操作に応答して音発生手段に
よつて音が発生する。
第1図は本発明の一実施例を説明する為のブロ
ツク図である。
ツク図である。
1はキーボード、2は中央処理装置(以下cpu
と略す)、又は演算用のLSI、3はキーの押下を
検知する装置、4はcpu2からの出力信号を受け
る表示器、印字装置等の出力装置。
と略す)、又は演算用のLSI、3はキーの押下を
検知する装置、4はcpu2からの出力信号を受け
る表示器、印字装置等の出力装置。
5はブザー、6は論理積ゲート、7はキーボー
ドよりのキー信号でcpu2とキーの押下を検知す
る装置3へ導かれる。
ドよりのキー信号でcpu2とキーの押下を検知す
る装置3へ導かれる。
8はキーボードへ送られるタイミング信号、9
はcpuから出力装置へ送られる出力信号、10は
出力信号9がタイミング信号8と兼用されるケー
スもある事をあらわしている信号線。11は検知
装置3からの出力線、12はcpu2が出力する警
告を発するステータスを示す信号である。
はcpuから出力装置へ送られる出力信号、10は
出力信号9がタイミング信号8と兼用されるケー
スもある事をあらわしている信号線。11は検知
装置3からの出力線、12はcpu2が出力する警
告を発するステータスを示す信号である。
第2図は検知装置3の詳細図である。本実施例
ではキー信号線7として具体的に4本のキー信号
線を示している。13はリトリガータイプのワン
シヨツトマルチバイブレーター(one−Shot
mutli)例えば良く知られたICとしてTI社の
74123がある。14と15はそれぞれ抵抗とコン
デンサーであり、前記ワンシヨツトマルチバイブ
レーター13のセツト時間(時定数)をプログラ
ムする為の素子である。16は論理和ゲートであ
る。
ではキー信号線7として具体的に4本のキー信号
線を示している。13はリトリガータイプのワン
シヨツトマルチバイブレーター(one−Shot
mutli)例えば良く知られたICとしてTI社の
74123がある。14と15はそれぞれ抵抗とコン
デンサーであり、前記ワンシヨツトマルチバイブ
レーター13のセツト時間(時定数)をプログラ
ムする為の素子である。16は論理和ゲートであ
る。
第3図はトリガーワンシヨツトの動作を説明す
る為のタイミングチヤートである。ワンシヨツト
マルチ13の入力信号が到来すると、ワンシヨツ
トマルチ13は入力信号の立ち上りエツジに同期
してセツトされ、抵抗14、コンデンサ15であ
らかじめ決められた時間(第3図のT)経過した
後リセツトする。
る為のタイミングチヤートである。ワンシヨツト
マルチ13の入力信号が到来すると、ワンシヨツ
トマルチ13は入力信号の立ち上りエツジに同期
してセツトされ、抵抗14、コンデンサ15であ
らかじめ決められた時間(第3図のT)経過した
後リセツトする。
しかし、一旦セツトした後のT時間内に再度入
力パルスが来た時には,のところでワンシヨ
ツトしたまま再セツトされた動作を成し、セツト
状態が継続する。
力パルスが来た時には,のところでワンシヨ
ツトしたまま再セツトされた動作を成し、セツト
状態が継続する。
第4図は本実施例で用いたキボード結線図を示
す。列方向の8本のラインL0〜L7には、第5
図のタイミングチヤートに示すようなcpu2を通
して送られて来る8種の異なつたタイミング信号
T0〜T7が供給されている。
す。列方向の8本のラインL0〜L7には、第5
図のタイミングチヤートに示すようなcpu2を通
して送られて来る8種の異なつたタイミング信号
T0〜T7が供給されている。
またこの周期は数10μSから数msであるから、
通常人間によるキーの一回の押下げによつてキー
SWは数100msはオン状態が続く事から考えて十
分短い周期である。
通常人間によるキーの一回の押下げによつてキー
SWは数100msはオン状態が続く事から考えて十
分短い周期である。
4本のラインK0〜K3はラインL0〜L7と
ラインK0〜K3との交点に配置されたキーSW
をオンさせることによつて伝達される信号T0〜
T7を導出させる。
ラインK0〜K3との交点に配置されたキーSW
をオンさせることによつて伝達される信号T0〜
T7を導出させる。
今、第4図におけるラインL2とラインK1の
交点に当るキーSWが押下されたとすると、当然
ラインK1には信号T2がキーの押下を続ける間
現われる。この信号はcpu2へ送られる一方オア
ゲート16を通してワンシヨツトマルチ13の入
力に達し、信号線11はセツトされ、ハイレベル
となる。ワンシヨツトマルチ13の時定数をタイ
ミング信号T2の周期の1.5倍とプログラムして
おく事により信号線11は第4図のどのキーと言
わず、押下が続けられる期間に渡つてハイレベル
を示し、本発明の骨子の一つであるキーの押下の
検知手段として動作する。
交点に当るキーSWが押下されたとすると、当然
ラインK1には信号T2がキーの押下を続ける間
現われる。この信号はcpu2へ送られる一方オア
ゲート16を通してワンシヨツトマルチ13の入
力に達し、信号線11はセツトされ、ハイレベル
となる。ワンシヨツトマルチ13の時定数をタイ
ミング信号T2の周期の1.5倍とプログラムして
おく事により信号線11は第4図のどのキーと言
わず、押下が続けられる期間に渡つてハイレベル
を示し、本発明の骨子の一つであるキーの押下の
検知手段として動作する。
さて一方cpu2は警告を発すべき状態になる度
その旨信号線12を通して外部に報知するように
構成されている。
その旨信号線12を通して外部に報知するように
構成されている。
例えば操作者のその時のキー操作によりキーバ
ツフアーが満杯になる一歩手前である時cpu2は
信号線12をハイレベルにセツトする。この時ま
だキーSWはオフしていないから、アンドゲート
6の出力にはハイレベルが現われ、キーの押下が
解除されるまでの間だけ警告としてブザー5をな
らす。普通の場合、キーの押下期間は前述のよう
に数百msであるため、騒音として感ずる事は無
い。また他の要因での警告として信号線12の信
号をハイレベル・ローレベル交互に制御する事に
よりブザー音の断続という表現方式で区別が可能
という事ももちろんである。またcpu内で警告を
発すべき状態を判断したとき、キー操作検知を
cpuで判別し、ブザーを駆動するようにしても良
い。
ツフアーが満杯になる一歩手前である時cpu2は
信号線12をハイレベルにセツトする。この時ま
だキーSWはオフしていないから、アンドゲート
6の出力にはハイレベルが現われ、キーの押下が
解除されるまでの間だけ警告としてブザー5をな
らす。普通の場合、キーの押下期間は前述のよう
に数百msであるため、騒音として感ずる事は無
い。また他の要因での警告として信号線12の信
号をハイレベル・ローレベル交互に制御する事に
よりブザー音の断続という表現方式で区別が可能
という事ももちろんである。またcpu内で警告を
発すべき状態を判断したとき、キー操作検知を
cpuで判別し、ブザーを駆動するようにしても良
い。
以上述べて来たように本発明によれば、警告手
段のうちもつとも確実な聴覚に訴える方法を、キ
ーの押下の期間に限つて発生させる事により騒音
弊害の軽減を可能としたものである。
段のうちもつとも確実な聴覚に訴える方法を、キ
ーの押下の期間に限つて発生させる事により騒音
弊害の軽減を可能としたものである。
第1図は本発明による一実施例の構成図、第2
図はキー押下げ検出回路、第3図はリトリガーワ
ンシヨツトの動作を説明するタイミング図、第4
図はキーボード回路図、第5図はキーボードのタ
イミング図である。 3……キー検出回路、6……論理積ゲート。
図はキー押下げ検出回路、第3図はリトリガーワ
ンシヨツトの動作を説明するタイミング図、第4
図はキーボード回路図、第5図はキーボードのタ
イミング図である。 3……キー検出回路、6……論理積ゲート。
Claims (1)
- 【特許請求の範囲】 1 複数のキーを有する入力手段と、 音を発生する為の音発生手段と、 前記入力手段のキーの操作を検知し、キーの操
作中継続した信号を発生するキー操作検知手段
と、 電子機器が警告すべき状態にあるか否かを検知
する状態検知手段と、 前記状態検知手段によつて、電子機器が警告す
べき状態にあることが検知されているとき、前記
キー操作検知手段からの信号に応答して、前記音
発生手段によつて音を発生する為の制御手段と、 を有することを特徴とする電子機器。 2 前記状態検知手段は、電子機器のキーバツフ
ア内のデータ量に従つてキーバツフアのオーバー
フローを警告すべき状態か否かを検知することを
特徴とする特許請求の範囲第1項に記載の電子機
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6774679A JPS55159233A (en) | 1979-05-31 | 1979-05-31 | Electronic unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6774679A JPS55159233A (en) | 1979-05-31 | 1979-05-31 | Electronic unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55159233A JPS55159233A (en) | 1980-12-11 |
| JPS633332B2 true JPS633332B2 (ja) | 1988-01-22 |
Family
ID=13353811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6774679A Granted JPS55159233A (en) | 1979-05-31 | 1979-05-31 | Electronic unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55159233A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812039A (ja) * | 1981-07-13 | 1983-01-24 | Tokyo Electric Co Ltd | 情報処理装置におけるキ−確認音発生装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839827U (ja) * | 1971-09-13 | 1973-05-18 | ||
| JPS4878041U (ja) * | 1971-12-24 | 1973-09-26 | ||
| JPS5429711Y2 (ja) * | 1972-06-12 | 1979-09-20 | ||
| JPS5239333A (en) * | 1975-09-25 | 1977-03-26 | Hitachi Ltd | Read-out clock miss extraction circuit |
| JPS52159131U (ja) * | 1976-05-28 | 1977-12-02 | ||
| JPS534823U (ja) * | 1976-06-30 | 1978-01-17 |
-
1979
- 1979-05-31 JP JP6774679A patent/JPS55159233A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55159233A (en) | 1980-12-11 |
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