JPS6333723B2 - - Google Patents
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- Publication number
- JPS6333723B2 JPS6333723B2 JP55037441A JP3744180A JPS6333723B2 JP S6333723 B2 JPS6333723 B2 JP S6333723B2 JP 55037441 A JP55037441 A JP 55037441A JP 3744180 A JP3744180 A JP 3744180A JP S6333723 B2 JPS6333723 B2 JP S6333723B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bias voltage
- emitter
- circuit
- bias
- Prior art date
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- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、一電源増幅回路等へのバイアス電
圧を形成するバイアス回路に関する。
圧を形成するバイアス回路に関する。
一般に、一電源増幅回路等へのバイアス電圧を
形成する場合、第１図に示すように、分圧抵抗
R1，R2と、電源リツプル除去コンデンサC1とで
構成されたバイアス回路を用いるのが簡単であ
る。
形成する場合、第１図に示すように、分圧抵抗
R1，R2と、電源リツプル除去コンデンサC1とで
構成されたバイアス回路を用いるのが簡単であ
る。
この場合、増幅回路１には、抵抗R2，R3を介
してバイアス電圧を与えられるものであるが、増
幅回路１の入力（同図のように帰還増幅回路にあ
つては出力も含む）におけるバイアス電流、微小
な信号電流が上記分圧抵抗R1，R2に流れるもの
となり、分圧抵抗R1，R2の値を大きくすると、
上記微小な電流によるバイアス電圧が変化する。
してバイアス電圧を与えられるものであるが、増
幅回路１の入力（同図のように帰還増幅回路にあ
つては出力も含む）におけるバイアス電流、微小
な信号電流が上記分圧抵抗R1，R2に流れるもの
となり、分圧抵抗R1，R2の値を大きくすると、
上記微小な電流によるバイアス電圧が変化する。
一般に、増幅回路１の電源利用率を良くするた
め、バイアス電圧VBは、VCC／Ｚに設定するもの
であるが、上記微小電流により上記中点からずれ
てしまい、増幅回路１の電源利用率を悪化させる
ものとなる。
め、バイアス電圧VBは、VCC／Ｚに設定するもの
であるが、上記微小電流により上記中点からずれ
てしまい、増幅回路１の電源利用率を悪化させる
ものとなる。
上記バイアス電圧VBの変動を小さくするため
に、分圧抵抗R1，R2の値を小さくすると、無効
電流が増加するとともに電源リツプル除去率が悪
化するため、抵抗R1，R2の値をあまり小さくで
きない。
に、分圧抵抗R1，R2の値を小さくすると、無効
電流が増加するとともに電源リツプル除去率が悪
化するため、抵抗R1，R2の値をあまり小さくで
きない。
この発明は、バイアス電圧の変動を防止しつ
つ、電源リツプル除去率の悪化を防止したバイア
ス回路を提供するためになされた。
つ、電源リツプル除去率の悪化を防止したバイア
ス回路を提供するためになされた。
この発明は、分圧抵抗と電源リツプル除去コン
デンサとで形成した分圧出力をプツシユプル回路
を用いてインピーダンス変換して、低インピーダ
ンスのバイアス電圧を形成するものである。
デンサとで形成した分圧出力をプツシユプル回路
を用いてインピーダンス変換して、低インピーダ
ンスのバイアス電圧を形成するものである。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第２図は、この発明の一実施例を示す回路図で
ある。
ある。
この回路は、レベルシフト手段としてのダイオ
ード（ダイオード接続されたトランジスタを含む
以下同じ）Q3，Q4を介して接続された分圧抵抗
R1，R2と、上記ダイオードQ3とQ4との接続点に
設けられた電源リツプル除去コンデンサC1と、
上記ダイオードQ3，Q4により形成されたレベル
シフト電圧がバイアス電圧として印加され、npn
トランジスタQ1とpnpトランジスタQ2とで構成さ
れたプツシユプル回路とでバイアス電圧を形成す
るものである。
ード（ダイオード接続されたトランジスタを含む
以下同じ）Q3，Q4を介して接続された分圧抵抗
R1，R2と、上記ダイオードQ3とQ4との接続点に
設けられた電源リツプル除去コンデンサC1と、
上記ダイオードQ3，Q4により形成されたレベル
シフト電圧がバイアス電圧として印加され、npn
トランジスタQ1とpnpトランジスタQ2とで構成さ
れたプツシユプル回路とでバイアス電圧を形成す
るものである。
すなわち、上記プツシユプルトランジスタQ1，
Q2のベース、エミツタ電圧とレベルシフトダイ
オードQ3，Q4の順方向電圧とが相殺されてその
出力には、分圧抵抗R1，R2による分圧電圧が得
られるものである。
Q2のベース、エミツタ電圧とレベルシフトダイ
オードQ3，Q4の順方向電圧とが相殺されてその
出力には、分圧抵抗R1，R2による分圧電圧が得
られるものである。
レベルシフト手段としてのダイオードD3，D4
と電源リツプル除去コンデンサC1とでプツシユ
プルトランジスタQ1，Q2の両方のベースが交流
的に低いインピーダンスに接地されているため、
トランジスタQ1のエミツタからレベルシフト手
段を見た交流インピーダンスとトランジスタQ2
エミツタからレベルシフト手段を見た交流インピ
ーダンスを共に小さく押えることが出きる。従つ
て、プツシユプル回路の出力インピーダンスをバ
ランスよく微少に押えることができるので、増幅
回路のバイアス電圧として用いた場合、前述のよ
うに、バイアス電流、微少な信号電流によるバイ
アス電圧の変動を防止することができる。
と電源リツプル除去コンデンサC1とでプツシユ
プルトランジスタQ1，Q2の両方のベースが交流
的に低いインピーダンスに接地されているため、
トランジスタQ1のエミツタからレベルシフト手
段を見た交流インピーダンスとトランジスタQ2
エミツタからレベルシフト手段を見た交流インピ
ーダンスを共に小さく押えることが出きる。従つ
て、プツシユプル回路の出力インピーダンスをバ
ランスよく微少に押えることができるので、増幅
回路のバイアス電圧として用いた場合、前述のよ
うに、バイアス電流、微少な信号電流によるバイ
アス電圧の変動を防止することができる。
すなわち、例えば、増幅回路として、差動トラ
ンジスタQ5，Q6と、その共通エミツタに設けら
れた定電流源と、コレクタに設けられ、両コレク
タ電流の差の電流を形成するダイオードQ7とト
ランジスタQ8とで構成された電流ミラー回路と、
この出力が入力されたトランジスタQ9と、この
トランジスタQ9のエミツタに設けられたダイオ
ードQ10，Q11及び定電流源Io1とで構成されたエ
ミツタフオロワ回路と、この出力が入力され、ト
ランジスタQ12，Q13で構成されたプツシユプル
出力回路とで構成する場合、上記差動トランジス
タQ5，Q6のベースには、それぞれ抵抗R3，R4を
介して上記バイアス電圧が印加される。
ンジスタQ5，Q6と、その共通エミツタに設けら
れた定電流源と、コレクタに設けられ、両コレク
タ電流の差の電流を形成するダイオードQ7とト
ランジスタQ8とで構成された電流ミラー回路と、
この出力が入力されたトランジスタQ9と、この
トランジスタQ9のエミツタに設けられたダイオ
ードQ10，Q11及び定電流源Io1とで構成されたエ
ミツタフオロワ回路と、この出力が入力され、ト
ランジスタQ12，Q13で構成されたプツシユプル
出力回路とで構成する場合、上記差動トランジス
タQ5，Q6のベースには、それぞれ抵抗R3，R4を
介して上記バイアス電圧が印加される。
そして、トランジスタQ5のベースには、カツ
プリングコンデンサC2を介して入力信号が印加
され、上記構成の増幅回路を通して形成された出
力信号は、抵抗R5を介してトランジスタQ6のベ
ースに帰還されるものである。
プリングコンデンサC2を介して入力信号が印加
され、上記構成の増幅回路を通して形成された出
力信号は、抵抗R5を介してトランジスタQ6のベ
ースに帰還されるものである。
この場合、信号電流を含めたベース電流は、抵
抗R3，R4を通してバイアス回路から供給され、
又はバイアス回路に流れ込むものであるが、この
実施例に係るバイアス回路は、プツシユプルトラ
ンジスタQ1，Q2を介してバイアス電圧が形成さ
れるもので、電流押し出し、吸い込み能力が大き
く、増幅回路に対する双方向の電流を十分に吸収
することができるため、バイアス電圧が変動する
ことはない。したがつて、バイアス電圧をVCC1/
２とした場合には、バイアス電圧VBが固定される
ため、増幅回路の電源利用率を最大に固定するこ
とができるものである。
抗R3，R4を通してバイアス回路から供給され、
又はバイアス回路に流れ込むものであるが、この
実施例に係るバイアス回路は、プツシユプルトラ
ンジスタQ1，Q2を介してバイアス電圧が形成さ
れるもので、電流押し出し、吸い込み能力が大き
く、増幅回路に対する双方向の電流を十分に吸収
することができるため、バイアス電圧が変動する
ことはない。したがつて、バイアス電圧をVCC1/
２とした場合には、バイアス電圧VBが固定される
ため、増幅回路の電源利用率を最大に固定するこ
とができるものである。
また、分圧抵抗R1，R2は、その値を大きくす
ることができるため、電源リツプル除去率を大き
くできるものである。
ることができるため、電源リツプル除去率を大き
くできるものである。
さらに、ステレオ音響装置等の異なる信号を増
幅する場合においては、上記増幅回路及び他の増
幅回路１′に対して、それぞれプツシユプルトラ
ンジスタQ1，Q2及びプツシユプルトランジスタ
Q1′，Q2′を介して、上記分圧抵抗R1，R2で形成
したバイアス電圧を供給するものとすれば、上記
プツシユプルトランジスタQ1，Q2及びQ1，
Q2′で、クロストーク信号を吸収するため、クロ
ストークを大幅に低減できるものである。
幅する場合においては、上記増幅回路及び他の増
幅回路１′に対して、それぞれプツシユプルトラ
ンジスタQ1，Q2及びプツシユプルトランジスタ
Q1′，Q2′を介して、上記分圧抵抗R1，R2で形成
したバイアス電圧を供給するものとすれば、上記
プツシユプルトランジスタQ1，Q2及びQ1，
Q2′で、クロストーク信号を吸収するため、クロ
ストークを大幅に低減できるものである。
この発明は、前記実施例に限定されず、バイア
ス電圧VBは、中点電位（VCC1/2である必要はな
い。また、このバイアス電圧が供給される増幅回
路の具体的構成は、何んであつてもよい。
ス電圧VBは、中点電位（VCC1/2である必要はな
い。また、このバイアス電圧が供給される増幅回
路の具体的構成は、何んであつてもよい。
第１図は、従来技術の一例を示す回路図、第２
図は、この発明の一実施例を示す回路図である。 １，１′……増幅回路。
図は、この発明の一実施例を示す回路図である。 １，１′……増幅回路。
Claims (1)
- １ 一導電型であつてベースが共通に接続された
第１のトランジスタと第２のトランジスタを含む
第１のトランジスタ群と、逆導電型であつてベー
スが共通に接続された第３のトランジスタと第４
トランジスタを含む第２のトランジスタ群と、前
記第１、２のトランジスタ群の共通ベース間に直
列に接続された第１と第２の電位降下素子と、前
記第１と第２電圧降下素子の共通接続点と基底電
位との間に接続された電源リツプル除去コンデン
サとを具備し、前記第１のトランジスタのエミツ
タと第３のトランジスタのエミツタとを共通接続
した点より第１の直流バイアス電圧を、前記第２
のトランジスタのエミツタと第４のトランジスタ
のエミツタとを共通接続した点より第２の直流バ
イアス電圧を取り出すようにしたことを特徴とす
るバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3744180A JPS56136004A (en) | 1980-03-26 | 1980-03-26 | Biasing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3744180A JPS56136004A (en) | 1980-03-26 | 1980-03-26 | Biasing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56136004A JPS56136004A (en) | 1981-10-23 |
| JPS6333723B2 true JPS6333723B2 (ja) | 1988-07-06 |
Family
ID=12497591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3744180A Granted JPS56136004A (en) | 1980-03-26 | 1980-03-26 | Biasing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56136004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371113A (ja) * | 1986-09-12 | 1988-03-31 | 三菱農機株式会社 | 歩行型水田作業機の走行車輪昇降制御装置 |
-
1980
- 1980-03-26 JP JP3744180A patent/JPS56136004A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371113A (ja) * | 1986-09-12 | 1988-03-31 | 三菱農機株式会社 | 歩行型水田作業機の走行車輪昇降制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56136004A (en) | 1981-10-23 |
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