JPS6333738B2 - - Google Patents
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- JPS6333738B2 JPS6333738B2 JP54090455A JP9045579A JPS6333738B2 JP S6333738 B2 JPS6333738 B2 JP S6333738B2 JP 54090455 A JP54090455 A JP 54090455A JP 9045579 A JP9045579 A JP 9045579A JP S6333738 B2 JPS6333738 B2 JP S6333738B2
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- JP
- Japan
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- signal
- output
- terminal
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- phase
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- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000010363 phase shift Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタルPLL回路の位相比較器
に関する。
に関する。
データ通信時でのデイジタル受信機内でのクロ
ツク抽出は、デイジタルPLL（フエーズロツクル
ープ）回路によつて行つている。デイジタル
PLL回路の全体構成を第１図に示す。このPLL
回路は位相比較器１、アツプダウンカウンタ２、
可変分周回路３、水晶発振器５、固定分周回路
４、反転ゲート６とより成立つている。位相比較
器１には、送信されてくる入力信号１Ａ、反転出
力信号４Ｃ、90゜位相遅れ信号４Ｂ、高周波信号
２Ｃの４つが入力し、入力信号１Ａの位相チエツ
クを行つている。位相比較器１での位相チエツク
の結果は、アツプ／ダウン（Ｕ／Ｄ）クロツク信
号１Ｂ、アツプ／ダウン（Ｕ／Ｄ）情報１Ｃとし
て出力され、次印のアツプ／ダウン（Ｕ／Ｄ）カ
ウンタ２の入力となる。Ｕ／Ｄカウンタ２では、
両入力をもとに計数値のアツプ又はダウンを行
い、アツプ又はダウンの一方の方向に所定個（例
えば４個）計数を行つた段階で出力２Ａを発生す
るように構成されている。この出力２Ａと位相比
較器１のＵ／Ｄ情報１Ｃとが水晶発振器５の発振
出力である原振周波数信号５Ａと共に可変分周回
路３に入力する。可変分周回路３では上記各入力
をもとに可変分周を行い、その結果を出力２Ｂと
して固定分周回路４に入力させる。固定分周回路
４は、上記出力２Ｂに対して固定分周を行い、そ
の結果として出力信号４Ａ、90゜位相遅れ信号４
Ｂを発生する。出力信号４Ａはインバータ６を介
して反転出力信号４Ｃとなる。また、出力２Ｂよ
り高周波信号２Ｃが得られる。
ツク抽出は、デイジタルPLL（フエーズロツクル
ープ）回路によつて行つている。デイジタル
PLL回路の全体構成を第１図に示す。このPLL
回路は位相比較器１、アツプダウンカウンタ２、
可変分周回路３、水晶発振器５、固定分周回路
４、反転ゲート６とより成立つている。位相比較
器１には、送信されてくる入力信号１Ａ、反転出
力信号４Ｃ、90゜位相遅れ信号４Ｂ、高周波信号
２Ｃの４つが入力し、入力信号１Ａの位相チエツ
クを行つている。位相比較器１での位相チエツク
の結果は、アツプ／ダウン（Ｕ／Ｄ）クロツク信
号１Ｂ、アツプ／ダウン（Ｕ／Ｄ）情報１Ｃとし
て出力され、次印のアツプ／ダウン（Ｕ／Ｄ）カ
ウンタ２の入力となる。Ｕ／Ｄカウンタ２では、
両入力をもとに計数値のアツプ又はダウンを行
い、アツプ又はダウンの一方の方向に所定個（例
えば４個）計数を行つた段階で出力２Ａを発生す
るように構成されている。この出力２Ａと位相比
較器１のＵ／Ｄ情報１Ｃとが水晶発振器５の発振
出力である原振周波数信号５Ａと共に可変分周回
路３に入力する。可変分周回路３では上記各入力
をもとに可変分周を行い、その結果を出力２Ｂと
して固定分周回路４に入力させる。固定分周回路
４は、上記出力２Ｂに対して固定分周を行い、そ
の結果として出力信号４Ａ、90゜位相遅れ信号４
Ｂを発生する。出力信号４Ａはインバータ６を介
して反転出力信号４Ｃとなる。また、出力２Ｂよ
り高周波信号２Ｃが得られる。
かかる構成を採用することによつて、入力信号
の中のクロツクに同期した出力信号を検出できる
ことになる。然るに、入力信号１Ａの性格によつ
ては該入力信号の中のクロツクに同期したクロツ
クを出力信号として得ることができない欠点を持
つ。この欠点の発生理由は位相比較器１の内部構
成によるものであつた。以下、位相比較器１の内
部構成を示す第２図及びそのタイムチヤートを示
す第３図によつて、このことを説明しよう。
の中のクロツクに同期した出力信号を検出できる
ことになる。然るに、入力信号１Ａの性格によつ
ては該入力信号の中のクロツクに同期したクロツ
クを出力信号として得ることができない欠点を持
つ。この欠点の発生理由は位相比較器１の内部構
成によるものであつた。以下、位相比較器１の内
部構成を示す第２図及びそのタイムチヤートを示
す第３図によつて、このことを説明しよう。
第２図の位相比較器１はＤフリツプフロツプ
（FF）１０，１１、インバータ１２、エクスクル
ーセブ（EX）オア１３、インバータ１４，１５、
ナンドゲート１６、Ｄフリツプフロツプ（FF）
１７とより成る。FF１０のＴ端子には入力信号
１Ａ、Ｄ端子には90゜位相遅れ信号４Ｂが入力し、
入力信号１Ａの立上り時に信号４Ｂが“１”であ
れば、“１”がセツトされＱ端子から“１”が出
力１０Ａと出力するようになつている。入力信号
１Ａの立上り時に信号４Ｂが“０”であれば逆に
“０”が出力１０Ａとして出力する。次にFF１１
のＴ端子には入力信号１Ａのインバータ１２を介
した反転入力信号が印加し、Ｄ端子には90゜位相
遅れ信号４Ｂが印加している。このFF１１もFF
１０と同様のトリガー形式であり、Ｑ端子からの
出力１１Ａは第３図の如くなる。尚、第３図で斜
線を引いた部分は“１”、“０”のいずれとも確定
しない部分を示している。
（FF）１０，１１、インバータ１２、エクスクル
ーセブ（EX）オア１３、インバータ１４，１５、
ナンドゲート１６、Ｄフリツプフロツプ（FF）
１７とより成る。FF１０のＴ端子には入力信号
１Ａ、Ｄ端子には90゜位相遅れ信号４Ｂが入力し、
入力信号１Ａの立上り時に信号４Ｂが“１”であ
れば、“１”がセツトされＱ端子から“１”が出
力１０Ａと出力するようになつている。入力信号
１Ａの立上り時に信号４Ｂが“０”であれば逆に
“０”が出力１０Ａとして出力する。次にFF１１
のＴ端子には入力信号１Ａのインバータ１２を介
した反転入力信号が印加し、Ｄ端子には90゜位相
遅れ信号４Ｂが印加している。このFF１１もFF
１０と同様のトリガー形式であり、Ｑ端子からの
出力１１Ａは第３図の如くなる。尚、第３図で斜
線を引いた部分は“１”、“０”のいずれとも確定
しない部分を示している。
次に、EXオア１３では、FF１０の出力１０
Ａ、FF１１の反転出力１１Ｂの排他的論理をと
つており、両者のいずれか一方のみが“１”の
時、出力２０を発生する。更に、出力１０Ａ，１
１Ｂはインバータ１４，１５を介して反転されナ
ンドゲート１６の入力となる。インバータ１４，
１５、ナンドゲード１６とはアンドゲートを形成
しており、従つて、ナンドゲート１６の出力１Ｃ
には、FF１０，１１の出力１０Ａ，１１Ｂのア
ンド結果が出力される。この出力はＵ／Ｄ情報と
なる。
Ａ、FF１１の反転出力１１Ｂの排他的論理をと
つており、両者のいずれか一方のみが“１”の
時、出力２０を発生する。更に、出力１０Ａ，１
１Ｂはインバータ１４，１５を介して反転されナ
ンドゲート１６の入力となる。インバータ１４，
１５、ナンドゲード１６とはアンドゲートを形成
しており、従つて、ナンドゲート１６の出力１Ｃ
には、FF１０，１１の出力１０Ａ，１１Ｂのア
ンド結果が出力される。この出力はＵ／Ｄ情報と
なる。
一方、FF１７のＴ端子にはインバータ６を介
して得られる反転出力信号４ｃが印加され、Ｄ端
子には出力１３Ａが印加され、且つリセツト端子
Ｒには高周波信号２Ｃが印加されている。この結
果、出力１Ｂとして、第３図に示す如き波形が得
られる。この出力１Ｂは、入力信号１Ａが“０”
となつている区間T0では３個発生している。出
力１Ｂは第１図で示したＵ／Ｄクロツク信号であ
り、この信号が入力信号１Ａの途切れている区間
T0で発生するため、次段のＵ／Ｄカウンタ２へ
の入力となり、PLL回路の全体動作に悪影響を
及ぼす。即ち、入力信号の少しの途切れでも出力
に影響し、ジツタの大きい出力クロツクとなり、
入力信号に同期した出力クロツクを得ぬくい欠点
を持つ。
して得られる反転出力信号４ｃが印加され、Ｄ端
子には出力１３Ａが印加され、且つリセツト端子
Ｒには高周波信号２Ｃが印加されている。この結
果、出力１Ｂとして、第３図に示す如き波形が得
られる。この出力１Ｂは、入力信号１Ａが“０”
となつている区間T0では３個発生している。出
力１Ｂは第１図で示したＵ／Ｄクロツク信号であ
り、この信号が入力信号１Ａの途切れている区間
T0で発生するため、次段のＵ／Ｄカウンタ２へ
の入力となり、PLL回路の全体動作に悪影響を
及ぼす。即ち、入力信号の少しの途切れでも出力
に影響し、ジツタの大きい出力クロツクとなり、
入力信号に同期した出力クロツクを得ぬくい欠点
を持つ。
本発明の目的は、入力信号の多少の途切れがあ
つても出力信号に影響を与えないようにした
PLL回路の位相比較器を提供するものである。
つても出力信号に影響を与えないようにした
PLL回路の位相比較器を提供するものである。
本発明の要旨は、論理構成を変更することによ
つて、入力信号の途切れがあつても正しい出力信
号を発生させるようにしたものである。
つて、入力信号の途切れがあつても正しい出力信
号を発生させるようにしたものである。
以下、図面により本発明を詳細に説明する。第
４図は本発明の位相比較器の実施例を示す図、第
５図はそのタイムチヤートを示す図である。第４
図の構成で第２図と異なる点は、FF１０，１１
への入力の印加の仕方及びＵ／Ｄ情報の取り出し
方にある。前者では、入力信号１ＡをFF１０，
１１のＤ端子に印加させ、90゜位相ずれ信号４Ｂ
をFF１０のＴ端子に印加させ、FF１１のＴ端子
にはインバータ１２を介して反転90゜位相ずれ信
号を印加させるようにしている。後者では、FF
１０の端子からの出力１０ＢとFF１１の端
子からの出力１１Ｂとをオアゲート１８の入力と
し、該ゲート１８の出力をもつてＵ／Ｄ情報１Ｃ
の形成をはかるようにしている。
４図は本発明の位相比較器の実施例を示す図、第
５図はそのタイムチヤートを示す図である。第４
図の構成で第２図と異なる点は、FF１０，１１
への入力の印加の仕方及びＵ／Ｄ情報の取り出し
方にある。前者では、入力信号１ＡをFF１０，
１１のＤ端子に印加させ、90゜位相ずれ信号４Ｂ
をFF１０のＴ端子に印加させ、FF１１のＴ端子
にはインバータ１２を介して反転90゜位相ずれ信
号を印加させるようにしている。後者では、FF
１０の端子からの出力１０ＢとFF１１の端
子からの出力１１Ｂとをオアゲート１８の入力と
し、該ゲート１８の出力をもつてＵ／Ｄ情報１Ｃ
の形成をはかるようにしている。
次に動作を説明する。FF１０では、Ｔ端子に
入力する90゜位相ずれ信号４Ｂが立上つた時点の
Ｄ端子に印加される入力信号１Ａをセツトするた
め、t1時点では“０”がFF１０にセツトされる。
この“０”セツトはt2時点まで継続し、t2時点で
FF１０のＱ出力である信号１０Ａは“０”から
“１”となる。次に、一方、FF１１では、インバ
ータ１２を介して得られる反転90゜位相ずれ信号
が立上つた時点でのＤ端子に印加される信号１Ａ
の状態がセツトされる。従つて、先ずt3時点で
FF１１には“１”がセツトされ、この状態はt4
時点まで継続する。t4時点では入力信号１Ａが
“０”であるため、この時点でFF１１は“０”が
セツトされる。以後はこの状態が継続する。
入力する90゜位相ずれ信号４Ｂが立上つた時点の
Ｄ端子に印加される入力信号１Ａをセツトするた
め、t1時点では“０”がFF１０にセツトされる。
この“０”セツトはt2時点まで継続し、t2時点で
FF１０のＱ出力である信号１０Ａは“０”から
“１”となる。次に、一方、FF１１では、インバ
ータ１２を介して得られる反転90゜位相ずれ信号
が立上つた時点でのＤ端子に印加される信号１Ａ
の状態がセツトされる。従つて、先ずt3時点で
FF１１には“１”がセツトされ、この状態はt4
時点まで継続する。t4時点では入力信号１Ａが
“０”であるため、この時点でFF１１は“０”が
セツトされる。以後はこの状態が継続する。
従つて、EXオア１３の出力１３Ａは第５図に
示す如く時刻t4までの間では“１”となり、t4〜
t2の区間では“０”となる。この出力１３Ａをう
けてFF１７では、第４図に示す如くパルス１Ｂ
１，１Ｂ２，１Ｂ３より成る出力１Ｂを発生す
る。この結果から明らかなように、本実施例によ
れば区間T0では、従来３個発生していたパルス
がパルス１Ｂ２の１個のみとなり、Ｕ／Ｄクロツ
ク信号１Ｂは入力信号のT0区間での途切れがあ
つてもその途切れにあまり影響をうけないものと
なる。更に、FF１０，１１の出力端子からの
反転出力１０Ｂ，１１Ｂのオアをとることによつ
てＵ／Ｄ情報１Ｃを得ているため、正しいＵ／Ｄ
情報の検出が可能になつた。
示す如く時刻t4までの間では“１”となり、t4〜
t2の区間では“０”となる。この出力１３Ａをう
けてFF１７では、第４図に示す如くパルス１Ｂ
１，１Ｂ２，１Ｂ３より成る出力１Ｂを発生す
る。この結果から明らかなように、本実施例によ
れば区間T0では、従来３個発生していたパルス
がパルス１Ｂ２の１個のみとなり、Ｕ／Ｄクロツ
ク信号１Ｂは入力信号のT0区間での途切れがあ
つてもその途切れにあまり影響をうけないものと
なる。更に、FF１０，１１の出力端子からの
反転出力１０Ｂ，１１Ｂのオアをとることによつ
てＵ／Ｄ情報１Ｃを得ているため、正しいＵ／Ｄ
情報の検出が可能になつた。
以上の実施例で、入力信号１Ａの種類には数多
くの形態がある。例えば、NRZ方式のパルス形
態をマンチエスタコードに変換して送信されてく
る入力信号の形式は一般的である。
くの形態がある。例えば、NRZ方式のパルス形
態をマンチエスタコードに変換して送信されてく
る入力信号の形式は一般的である。
以上の本発明によれば、入力信号が入つてこな
くとも入力信号の位相が変化しなければ、最後に
同期していたタイミングが維持され、見かけ上入
力データと同期したクロツクを得ることができ
た。これによつて、入力信号の途切れがあつて
も、この途切れによる抽出クロツクのジツタが小
さくなり、安定したクロツクを得ることができる
ようになつた。
くとも入力信号の位相が変化しなければ、最後に
同期していたタイミングが維持され、見かけ上入
力データと同期したクロツクを得ることができ
た。これによつて、入力信号の途切れがあつて
も、この途切れによる抽出クロツクのジツタが小
さくなり、安定したクロツクを得ることができる
ようになつた。
第１図はPLL回路の構成図、第２図は従来の
位相比較器の実施例図、第３図はそのタイムチヤ
ート、第４図は本発明の位相比較器の実施例図、
第５図はそのタイムチヤートである。 １……位相比較器、１０，１１，１７……Ｄフ
リツプフロツプ、１３……EXオア、１８……オ
アゲート。
位相比較器の実施例図、第３図はそのタイムチヤ
ート、第４図は本発明の位相比較器の実施例図、
第５図はそのタイムチヤートである。 １……位相比較器、１０，１１，１７……Ｄフ
リツプフロツプ、１３……EXオア、１８……オ
アゲート。
Claims (1)
- １ 入力信号が印加される位相比較器と、該位相
比較器の出力であるアツプ／ダウンクロツク信号
及びアツプ／ダウン情報とを入力としアツプ／ダ
ウン計数を行うアツプ／ダウンカウンタと、該カ
ウンタの出力と上記クロツク情報と原振周波数信
号とを入力とする可変分周回路と、該可変分周回
路の出力を入力とする固定分周回路と、該固定分
周回路の出力である出力信号の反転出力信号と該
出力信号よりも90゜位相ずれてなる90゜位相ずれ信
号と、上記可変分周回路から得られる高周波信号
とを上記位相比較器に入力印加せしめる手段とを
備え、上記入力信号の中に含まれるクロツク信号
と同期したクロツク信号を上記固定分周回路の出
力として取り出すようにしたデイジタルPLL回
路に於いて、上記90゜位相ずれ信号がＴ端子に印
加され、上記入力信号がＤ端子に印加される第１
のＤフリツプフロツプと、上記90゜位相ずれ信号
の反転信号がＴ端子に印加され、上記入力信号が
Ｄ端子に印加される第２のＤフリツプフロツプ
と、上記第１、第２のＤフリツプフロツプの端
子の出力を入力としてオアをとり上記アツプ／ダ
ウン情報として出力せしめるオアゲートと、上記
第１、第２のＤフリツプフロツプのＱ端子出力相
互のエクスクルーセブオア出力がＤ端子に印加さ
れ、上記出力信号の反転信号がＴ端子に印加さ
れ、上記高周波信号がＲ端子に印加され、その出
力端子から上記アツプ／ダウンクロツク信号を発
生させるようにした第３のＤフリツプフロツプ
と、をもつて構成されたデイジタルPLL回路の
位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045579A JPS5614727A (en) | 1979-07-18 | 1979-07-18 | Phase comparator of digital pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045579A JPS5614727A (en) | 1979-07-18 | 1979-07-18 | Phase comparator of digital pll circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5614727A JPS5614727A (en) | 1981-02-13 |
| JPS6333738B2 true JPS6333738B2 (ja) | 1988-07-06 |
Family
ID=13999084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9045579A Granted JPS5614727A (en) | 1979-07-18 | 1979-07-18 | Phase comparator of digital pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5614727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175520U (ja) * | 1988-06-03 | 1989-12-14 | ||
| JPH0445711A (ja) * | 1990-06-08 | 1992-02-14 | Mitsubishi Agricult Mach Co Ltd | 施肥作業機 |
| JPH0433305U (ja) * | 1990-07-17 | 1992-03-18 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205336A (ja) * | 1982-05-26 | 1983-11-30 | Hitachi Ltd | デイジタル位相同期回路 |
| US5384781A (en) * | 1991-02-11 | 1995-01-24 | Tektronix, Inc. | Automatic skew calibration for multi-channel signal sources |
-
1979
- 1979-07-18 JP JP9045579A patent/JPS5614727A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175520U (ja) * | 1988-06-03 | 1989-12-14 | ||
| JPH0445711A (ja) * | 1990-06-08 | 1992-02-14 | Mitsubishi Agricult Mach Co Ltd | 施肥作業機 |
| JPH0433305U (ja) * | 1990-07-17 | 1992-03-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5614727A (en) | 1981-02-13 |
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