JPS6333839B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、バツク・アツプ動作時におけるステ
ーシヨン・アドレスの切り換えについて改良した
冗長化分散型制御装置に関するものである。

分散型制御装置は、インテリジエンスを有する
複数の制御ステーシヨンを制御対象の各所に分散
配置して通信線で結び、各制御ステーシヨンにそ
れぞれの区域を分担制御させるようにしたもので
ある。このような装置は危険分散型の制御装置で
あり、システムとしての信頼性は高いが、個々の
制御ステーシヨンについては、分散型だからとい
つて信頼性が高まつたことにはならない。そこ
で、個々の制御ステーシヨンごとに高信頼性が要
求されるときは、個々の制御ステーシヨンの冗長
化が必要になる。

分散型制御装置においては、マスタステーシヨ
ンを設けてそれによつて装置全体を統括すること
が行われる。冗長化された制御ステーシヨンがバ
ツクアツプ・モードで動作しているときは、マス
タステーシヨンは実際に制御に従事している方
（実働側）を統括する必要があり、また場合によ
つては故障して待機状態に落ちている方を呼びだ
してそのデータを操作しなければならないことも
ある。

マスタステーシヨンが冗長化された制御ステー
シヨンを統括あるいは操作するときは、ステーシ
ヨン・アドレスを用いて行われるが、その場合、
次のような問題がある。

冗長化分散型制御装置の従来例１つとして、故
障ステーシヨンをステーシヨン・アドレスの異な
る別のステーシヨンによつてバツクアツプするよ
うにした例においては、バツクアツプ状態に応じ
てマスタステーシヨン側でステーシヨン・アドレ
スを切り換える必要があるので、マスタとなるス
テーシヨンが複数ある場合、全てのマスタステー
シヨンが常にバツクアツプの状態を認識していな
ければならないという煩わしさがある。

また冗長化分散型制御装置の他の従来例とし
て、同じアドレスを持つステーシヨンを２つずつ
設け同じアドレスを持つステーシヨン同志でバツ
クアツプするようにしたものがあり、この場合
は、マスタステーシヨンにおけるステーシヨン・
アドレスの切り換えは不要であるが、バツクアツ
プ関係にあるステーシヨンの間では、実働側と待
機側とを切り換えるために特別なハードウエア機
構を必要とする難点があり、また２つのステーシ
ヨンのアドレスが同一なので、マスタ側からは実
働側しか見えず、待機側にアクセスしようとする
ときは、特別な手段を工夫する必要がある。

本発明の目的は、バツクアツプ状態の如何にか
かわらずマスタステーシヨンにおいてはステーシ
ヨン・アドレスの切り替えを必要とせず、バツク
アツプ関係にあるステーシヨンの間でもバツクア
ツプ切り変えのための特別なハードウエア機構を
必要とせず、かつマスタステーシヨンから待機側
の制御ステーシヨンに容易にアクセスすることが
できる冗長化分散型制御装置を提供することにあ
る。

本発明は、マスタステーシヨンと複数のプロセ
ス制御ステーシヨンを通信線で結んでなる分散型
制御装置において、各プロセス制御ステーシヨン
として、それぞれインテリジエンスと入出力部を
持つ複数のプロセス制御ユニツトを内部通信線で
接続してクラスタ化したものを用い、各クラスタ
ごとに冗長ユニツトとクラスタ制御ユニツトを内
部通信線に接続し、１つのプロセス制御ユニツト
のバツクアツプ時には、クラスタ制御ユニツトに
よる制御のもとに冗長ユニツトがそのプロセス制
御ユニツトのインテリジエンスの代わりにその入
出力部を駆使してプロセス制御を行うようにする
とともに、クラスタ内の各ユニツトについて論理
アドレスと物理アドレスを規定し、マスタステー
シヨンは論理アドレスによつて各ユニツトにアク
セスするようにするとともに、クラスタ制御ユニ
ツトは論理アドレスを物理アドレスに変換して配
下の各ユニツトを制御するようにしたことを特徴
とする冗長化分散型制御装置によつて上記の目的
を達成したものである。

以下、図面によつて本発明を詳細に説明する。
第１図は、本発明が適用される分散型制御装置の
概念的構成図である。第１図において、１１―１
ｋは、プロセス制御ステーシヨンであつて、それ
ぞれインテリジエンスを有し制御対象の各部を分
担して制御するものである。２１―２ｍはマスタ
ステーシヨンであつて、オペレータまたは上位計
算機によるシステム全体の監視・操作用として設
けられる。３は通信線路であつて、制御ステーシ
ヨン１１―１ｋとマスタステーシヨン２１―２ｍ
を接続し、分散型制御装置を形成するものであ
る。

プロセス制御ステーシヨン１ｉ（ｉ＝１…ｋ）
の詳細な構成を第２図に示す。第２図において、
４１―４ｎはプロセス制御ユニツト、５はクラス
タ制御ユニツト、６は冗長ユニツト、７は内部通
信線である。プロセス制御ユニツト４１―４ｎと
クラスタ制御ユニツト５と冗長ユニツト６は、内
部通信線７によつて相互接続され、１つのプロセ
ス制御ステーシヨンを構成する。このようなプロ
セス制御ステーシヨンの構成をその形態に因んで
クラスタ（房）と呼ぶ。各クラスタは、クラスタ
制御ユニツト５を通じて通信線路３に接続され
る。

プロセス制御ユニツト４１―４ｎ、クラスタ制
御ユニツト５および冗長ユニツト６はいずれもイ
ンテリジエンスをもつており、例えば、第３図、
第４図および第５図のようにそれぞれ構成され
る。

第３図において、プロセス制御ユニツト４ｊ
（ｊ＝１…ｎ）は、内部通信制御器NCMと、プ
ロセツサNPUと、メモリNMUと、入出力器
Ｉ／Ｏを持つている。これらの各コンポーネント
はデータバスDBSによつて相互に接続されて、
インテリジエントなプロセス制御ユニツトを構成
している。プロセツサMPUとメモリNMUがイ
ンテリジエンスの中枢をなす。入出力器Ｉ／Ｏに
は、各種のプロセス入出力信号が、それぞれの信
号線（図略）を通じて授受される。入出力データ
はメモリNMUに記憶され、プロセツサNPUに
よつて、プロセス制御用のデータ処理がなされ
る。データ処理に際しては、メモリNMU中のデ
ータベースが用いられ、このユニツトが担当して
いるプロセスに適したデータ処理が行われる。

内部通信制御器NCMは、内部通信線７に対す
る通信を制御するとともに、ダイレクト・メモリ
アクセス（DMA）によつてメモリNMUと入出
力器Ｉ／Ｏにアクセスする機能を持つている。こ
のような機能は、通信制御器NCMに内蔵された
マイクロプログラムによつて実現される。

第４図のクラスタ制御ユニツトも、同様な内部
通信制御器NCM、プロセツサNPU、およびメモ
リNMUを持つており、さらにその他に外部通信
制御器FCAを持つている。外部通信制御器FCA
もDMA機能をもつものである。これらの各コン
ポーネントもデータバスDBSによつて相互接続
されて、インテリジエントなクラスタ制御ユニツ
トを形成している。このクラスタ制御ユニツト５
は、そのインテリジエンスによつて、クラスタ内
の各ユニツトの動作を制御する。制御の種類は大
別して２種類あり、１つは、マスタステーシヨン
２１―２ｍから通信線路３を通じて与えられる指
令に基づいて、クラスタ内の各ユニツトを制御す
ることであり、もう１つは、プロセス制御ユニツ
ト４ｊから通信される故障報知信号に基づいて、
冗長ユニツト６に故障したプロセス制御ユニツト
４ｊのバツクアツプを行わせることである。故障
報知信号は現実的にはレデイ信号の消滅である。
これらの制御は、いずれも内部通信線７を利用し
た通信によつて行われる。その場合、プロセツサ
NPUは、制御用のデータ処理を行い、内部通信
制御器NCMは、内部通信線７に対する通信を制
御し、外部通信制御器FCAは外部通信線路３に
対する通信を制御する。

第５図の冗長ユニツトも、同様な内部通信制御
器NCMとプロセツサNPUとメモリNMUを持つ
ており、さらにその他にアツプロードメモリ
NMUUをもつている。これら各コンポーネント
もデータバスDBSによつて相互接続されて、イ
ンテリジエントな冗長ユニツト６を形成してい
る。この冗長ユニツトは、そのインテリジエンス
により、クラスタ内の全プロセス制御ユニツト４
１―４ｎのデータベースを、通信を介して周期的
に読み出してアツプロードメモリNMUUに記憶
しており、これによつて、各プロセス制御ユニツ
ト４ｊの最新のデータベースが常にアツプロード
メモリNMUUに存在するようになつている。デ
ータベースの収集は、冗長ユニツト６と各プロセ
ス制御ユニツト４ｊにおける内部通信制御器
NCMのDMA機能によつて行われる。データベ
ースの収集時の冗長ユニツト６の挙動を、クラス
タ制御ユニツト５によつて監視することにより、
待機状態における冗長ユニツト６の健全性が確認
できる。したがつて、バツクアツプは健全性が保
証された冗長ユニツトで行える。

冗長ユニツト６は、クラスタ制御ユニツト５か
らの指令にしたがつて、プロセス制御ユニツト４
１―４ｎのうちの１つ４jOのバツクアツプを行
う。バツクアツプは、冗長ユニツト６のインテリ
ジエンスが、通信を介して、プロセス制御ユニツ
ト４jOの入出力器Ｉ／Ｏを駆使することによつ
て行う。すなわち、冗長ユニツト６のインテリジ
エンスが、プロセス制御ユニツト４jOのインテ
リジエンスにとつて代つた形でバツクアツプを行
う。プロセス制御ユニツト４jOはDMA機能を有
する内部通信制御器NCMを持つているので、そ
のような入出力器Ｉ／Ｏの駆使が可能となる。す
なわち、入出力器Ｉ／Ｏの信号線の切り変えを全
く必要とせずに、バツクアツプが行える。

バツクアツプ用のデータ処理は、入出力器Ｉ／
Ｏのデータと、アツプロードメモリNMUUに収
集されているプロセス制御ユニツト４jO用のデ
ータベースに従つて行われる。バツクアツプ中
は、そのプロセス制御ユニツト４jO以外に対す
るデータベースの収集が周期的に行われる。デー
タベースの収集は、クラスタの内部制御用の内部
通信線７を共用して通信によつて行われるので、
専用の接続線は不要となる。またデータベース
は、プロセス制御ユニツト４jOが正常な間に周
期的に読みだしておいたものであるから、データ
ベースの正常性は保証されている。バツクアツプ
中に、プロセス制御ユニツト４jOの故障したイ
ンテリジエンスの修理あるいは交換が行われる。
修理あるいは交換により正常な機能を回復したイ
ンテリジエンスは、機能回復信号（レデイ信号）
を発生する。この信号が通信されると、クラスタ
制御ユニツトは、プロセス制御ユニツト４jOの
インテリジエンスの機能回復を認識し、自動的に
あるいはオペレータの手動操作に従つて、冗長ユ
ニツト６にバツクアツプの解除を指令する。

この指令に従つて、冗長ユニツト６は、アツプ
ロードメモリNMUU中のプロセス制御ユニツト
４jO用のデータベースを、通信を介してプロセ
ス制御ユニツト４jOのメモリNMUのデータベー
ス領域に写しかえ、次いで、そのインテリジエン
スを起動してバツクアツプからぬけだす。

このような分散型制御装置においては、クラス
タ内の各ユニツトごとにアドレスがつけられる。
このアドレスをサブステーシヨン・アドレスと呼
ぶ。サブステーシヨン・アドレスはクラスタ内の
相対アドレスであつて、このアドレスにステーシ
ヨン１ｉのアドレスを冠してトータルアドレスと
される。マスタステーシヨンはこのトータルアド
レスによつて各ユニツトにアクセスする。

サブステーシヨン・アドレスの割り付けはたと
えば第６図のようになつている。なおプロセス制
御ユニツト４ｊの数はここでは12としてある。

サブステーシヨン・アドレスは、物理アドレス
と論理アドレスの２種類が付けられる。物理アド
レスは各ユニツトそのものに付けられたアドレス
であり、論理アドレスは各ユニツトの機能に対し
て付けられたアドレスである。

すなわち、物理アドレス１―１２はプロセス制
御ユニツト４１―４１２そのもののアドレスであ
り、１４は冗長ユニツト６そのもののアドレスで
あり、１５はクラスタ制御ユニツト５そのものの
アドレスである。なお、アドレス１３は物理アド
レスとしては存在しない。

これに対して、論理アドレス１―１２はプロセ
ス制御ユニツト４１―４１２の機能を果すユニツ
トのアドレスであつて、バツクアツプ状態にない
ときは各制御ユニツトの物理アドレスに一致して
いるが、バツクアツプ状態にあるときはプロセス
制御ユニツト４ｊのかわりに動作している冗長ユ
ニツト６を指すものがある。アドレス１３はバツ
クアツプされているプロセス制御ユニツトの論理
アドレスである。論理アドレス１４，１５は常に
物理アドレス１４，１５と一致している。

このような物理アドレスと論理アドレスとの対
応をバツクアツプ状態にない場合とある場合につ
いて示せば、たとえばそれぞれ第７図および第８
図のようになる。第７図はバツクアツプ状態にな
い場合であつて、２つの種類のアドレスは同じ値
のもの同志が対応している。第８図はバツクアツ
プ状態にある場合であつて、プロセス制御ユニツ
ト４２が故障して冗長ユニツト６によつてバツク
アツプされている状態であり、プロセス制御ユニ
ツト４２の機能を示す論理アドレス「２」には冗
長ユニツト６の物理アドレス「14」が対応してお
り、またバツクアツプされているプロセス制御ユ
ニツト４２の物理アドレス「２」は論理アドレス
「13」に対応している。

このような対応表はアドレス変換テーブルとし
てクラスタ制御ユニツト５の中に設けられる。ク
ラスタ制御ユニツトはこのアドレス変換テーブル
を利用して論理アドレスから物理アドレスへの変
換またはその逆の変換を行う。アドレス変換テー
ブルの内容はクラスタ制御ユニツトのプログラム
によつて、バツクアツプ状態に応じて書き変えら
れる。

このようなアドレス変換テーブルが設けられて
いることにより、マスタステーシヨンはクラスタ
内のバツクアツプ状態の如何にかかわらず、常に
論理アドレス１―１２を用いてクラスタ内の実働
側のプロセス制御ユニツトの機能にアクセスする
ことができる。すなわちマスタステーシヨン側に
おいてはステーシヨン・アドレスの切り替えを必
要としない。また論理アドレス１３を利用してバ
ツクアツプされている故障中のプロセス制御ユニ
ツトにアクセスすることができる。

【図面の簡単な説明】

第１図は、本発明が適用される分散型制御装置
の概念的な構成図、第２図は、本発明実施例の概
念的構成図、第３図、第４図および第５図は、第
２図の装置の一部分の詳細図、第６図、第７図お
よび第８図は、論理アドレスと物理アドレスとの
対応関係を示す図である。 １１―１ｋ…プロセス制御ステーシヨン、２１
―２ｍ…マスタステーシヨン、３…通信線路、４
１―４ｎ…プロセス制御ユニツト、５…クラスタ
制御ユニツト、６…冗長ユニツト、７…内部通信
線。

Claims (1)

【特許請求の範囲】
1. １ マスタステーシヨンと複数のプロセス制御ス
   テーシヨンを通信線で結んでなる分散型制御装置
   において、各プロセス制御ステーシヨンとして、
   それぞれインテリジエンスと入出力部を持つ複数
   のプロセス制御ユニツトを内部通信線で接続して
   クラスタ化したものを用い、各クラスタごとに冗
   長ユニツトとクラスタ制御ユニツトを内部通信線
   に接続し、１つのプロセス制御ユニツトのバツク
   アツプ時には、クラスタ制御ユニツトによる制御
   のもとに冗長ユニツトがそのプロセス制御ユニツ
   トのインテリジエンスの代わりにその入出力部を
   駆使してプロセス制御を行うようにするととも
   に、クラスタ内の各ユニツトについて論理アドレ
   スと物理アドレスを規定し、マスタステーシヨン
   は論理アドレスによつて各ユニツトにアクセスす
   るようにするとともに、クラスタ制御ユニツトは
   論理アドレスを物理アドレスに変換して配下の各
   ユニツトを制御するようにしたことを特徴とする
   冗長化分散型制御装置。