JPS6334548B2 - - Google Patents

Description

【発明の詳細な説明】 本願の関連出願は次の通りである。

(1) 本発明と同じ譲受人に譲渡された1977年６月
17日出願の米国特許出願第807711号「大容量記
憶装置からのデイジタル・データの回復装置」。
発明者：E.R.ベセンフエルダ（Besenfelder）、
S.カントレル（Cantrell）、C.コビーン
（Cobeen）。

(2) 本発明と同じ譲受人に譲渡された1973年１月
４日出願の米国特許出願第321094号、現在米国
特許第3792436号、「チヤンネル・エラー検出兼
補正装置を含むデスキユー・バツフア装置」。
発明者：D.D.デヴオイ（Devoy）等。

(3) 本発明と同じ譲受人に譲渡された1973年１月
26日出願の米国特許出願第326707号、現在米国
特許第3789400号「多重トラツク記録システム
におけるデータ信号のデスキユー装置」。発明
者：M.L.タウン（Town）。

(4) 1971年６月18日出願の米国特許出願第154420
号、現在米国特許第3708783号「チヤンネル間
の時間変位補正法およびその装置」。発明者：
J.S.ヘデイン（Hedin）。

米国特許第3789400号に記載された「多重トラ
ツク記録システムにおけるデータ信号のデスキユ
ー装置」は本発明に記載する作用と類似の作用を
行うが、識別すべき事は前記特許の装置は、各デ
ータ・トラツクに対して別個の制御発振器を必要
とすると同時に、更に複雑であり本発明の装置よ
りも更に多くの部品を必要とするものである事で
ある。本発明がタウンの発明より優れているもう
１つの点は、タウンのシステムが使用に際して、
ビツトがデスキユーバイトに出力されるようにな
る前にシステムに内蔵される多くの別個のバツフ
ア段を介して各ビツトがクロツクされねばならな
い事にある。本発明は、バイト処理装置に出力さ
れ得る前に多重ビツト段の各々を介して最初のデ
ータ・ビツトがシフトされる必要がない。先入先
出データ位置決め装置を提供する。

米国特許第3792436号の「チヤンネル・エラー
検出兼補正装置」を含むデスキユー・バツフア装
置も又更に複雑で、本発明よりも多くの部品を必
要とする。更に、９つのチヤンネルの各々には別
個の擬似クロツクが必要とされるが、本発明の場
合は１つの基準クロツクに対して同期的に９つの
全チヤンネルをランさせる。タウンの特許におけ
る如く、本発明は、各ビツトがデータを使用する
装置に出力され得る前に各ビツトが全てのバツフ
ア・セクシヨンを通してクロツクされねばならな
いと云う流下型装置（trickle through device）
である。

米国特許第3708783号チヤンネル間時間変位補
正法およびその装置は複雑で、データが出力側で
同期されデスキユーされるためには各ビツトに対
する各トラツクへの同期ワードの挿入を必要とす
る多部品消費型の装置である。

1977年６月17日出願の米国特許出願第807711号
の「大容量記憶装置からのデイジタル・データの
回復装置」は、多重ビツト・デスキユー・バツフ
ア装置へ送出される入力信号がいかにして生成さ
れるかを示す参考として引用される。

本発明は、大容量記憶装置からデイジタルデー
タを取り出しこれを処理するために使用される電
子回路に関する。特に、多重ビツト・デスキユ
ー・バツフア装置は、読出される磁気媒体のスキ
ユーにより生じるエラーの割合を実質的に減少す
る大容量磁気記憶装置からのデータをデスキユー
する装置を提供し、又デスキユー・バツフア自体
のサイズを変化させる多機能なプログラム可能装
置を提供するものである。本発明はいかなるアナ
ログ回路の使用も必要としない事に留意され度
い。

大容量記憶装置から読出されたデイジタルデー
タのデスキユーに用いられる従来技術による装置
は、多重トラツク・データをデスキユーするため
の制御信号と適正なタイミングを生成するのに必
要な回路を得るためにアナログ／デイジタル混成
（ハイブリツド）回路を使用した。この混成装置
の使用の故に、従来技術の装置には自動テスト手
順は使用できず、その結果、あらゆるデイジタル
手法によるよりも多くの作業量および熟練度を装
置のテストにおいて必要とした。又従来技術は、
各データ・トラツクに対して別個のクロツク機構
を必要とすると共に、デスキユー・バツフア装置
の全段にわたり各ビツトをシフトする事を必要と
したため本発明に対して必要とされる以上の回路
を必要とする。

本発明による多重ビツト・デスキユー・バツフ
アは、これとデイジタル・データ回復装置間にデ
ータおよびエラー検出インターフエースを有する
デイジタル・データ回復装置から下流側で使用さ
れるよう設計されている。位置カウンタ、位置デ
コーダ／オーバロード・デテクタ、制御シフト・
レジスタ、データ・シフト・レジスタ、エラー・
レジスタ、バイト使用可能デテクタ、およびバイ
ト・バツフア装置は、デスキユー操作の実現に使
用される各種の構成要素を構成する。システム毎
に唯１個のみが必要とされるバイト使用可能デテ
クタおよびバイト・バツフアを除いては、多重ビ
ツト・デスキユー・バツフアの他の部分は読出さ
れるデータの各トラツクに対して複製されねばな
らない。データの１トラツクがパリテイ・ビツト
を表示する９トラツク・データ・システムの場合
には、９個の別個の回路が必要とされる。

作用においては、多重ビツト・デスキユー・バ
ツフアは、位置デコーダ／オーバロード・デテク
タにより復号され、制御シフト・レジスタおよび
データ・シフト・レジスタにより使用されるビツ
ト位置カウンタの使用により、対応するデータ回
復装置により読出される各データ・ビツトのトラ
ツクを保持する。この制御シフト・レジスタは妥
当なデータがバイト・バツフアに対して送出され
る用意がある時ビツト使用可能信号を生じ、デー
タ・シフト・レジスタはビツト使用可能信号の相
対的位置および実際のデータ・ビツト自体の記憶
を維持する。シフト・レジスタの適当なシフトと
同様位置カウンタの選択的な増分および減分によ
り、多重データ・ビツトは、バイト・バツフアに
おける対応データ・トラツクに対する後位置合せ
のための方法で維持できる。同時に、位置カウン
タおよび位置デコーダ／オーバロード・デテクタ
は、シフト・レジスタが記憶可能なデータ・ビツ
トよりも多くのデータ・ビツトを記憶する試みが
なされつゝあり、又これによりトラツク・エラー
が演算に導入される事を表示する出力信号を生じ
ると共に、以降の読出しについて後に生じるデス
キユーが書込み操作における最初のスキユーによ
り生じない事を保証するため、同時に読出されも
する大容量記憶装置に書込む時使用される書込み
モード・オーバロード信号を生じる。

全てのビツト使用可能信号をANDしてレコー
ドの全てのデータ・ビツトが読出せる用意がある
事を表示する信号を与え、又各データ・トラツク
に対するストローブ信号をANDしてどのトラツ
クのデータも遷移モードにない事を保証する出力
信号を生じる事によつて、この時デスキユーされ
たデータのバイトを読出すべきインターフエース
に対する以後の伝送のためバイト・バツフアに対
して出力信号が与えられる。この出力信号は、イ
ンターフエースに対してバイト・バツフアがこの
時読出され得る事を表示する。インターフエース
によるデータの受入れと同時に、肯定応答信号が
デスキユー・バツフアに対して伝えられ、バイ
ト・バツフアをリセツトして次にデスキユーされ
るバイト転送のため回路を準備する。

従つて、本発明の目的は大容量記憶装置から多
重トラツク・データ・ビツトをデスキユーするた
めの全デイジタル型多重ビツト・デスキユー・バ
ツフア装置の提供にある。

本発明の別の目的は、１つのマスター・クロツ
クを使用して、これに全てのデータ操作および転
送が同期されるデスキユー・バツフア装置の提供
にある。

本発明の更に別の目的は、フアームウエア又は
ソフトウエア制御と同様に容易に拡張できる装置
の提供にある。

第１図に示されたデータ／エラー・デテクタに
ついては、更に詳細に米国特許第3832684号「位
相符号化データにおけるデータ・ビツトおよびエ
ラー・ビツトの検出装置」において説明されてい
る。更に、フローダイヤグラムには示されていな
いが、1977年６月17日出願の米国特許出願第
807711号の「大容量記憶装置からのデイジタル・
データの回復装置により生成されるマスター・ク
ロツク兼データ・クロツク」も又本発明に利用さ
れている。第１図に示す如く、データ／エラー・
デテクタ、制御シフトレジスタ、位置カウンタ、
データ・シフト・レジスタ、位置デコーダ／オー
バロード・デテクタ、およびエラー・レジスタ
は、記憶装置から読出されるべきデータの各トラ
ツクに対して必要とされる。対照的に、バイト使
用可能デテクタおよびバイト・バツフアは各シス
テムにおいて一個だけ使用され、その機能は、各
データ・トラツクの制御シフト・レジスタおよび
データシフト・レジスタから与えられる信号につ
いて作用する事である。第１図に示すが、エラー
レジスタは、単純なＪ−Ｋフリツプフロツプを使
用して簡単に編成され得るので添付図面に関して
は更に記述しない。このレジスタの目的は、エラ
ーがデータ／エラー・デテクタにおいて上流側に
検出されたか、あるいは大容量記憶装置が１ビツ
ト以上多くデスキユーに書込まれる（そして同時
にこれから読出される）時をオーバーロード・デ
テクタが表示することによつて生じるエラーをラ
ツチする事である。一般的に、１トラツクをパリ
テイ・トラツクとして使用する９トラツク・デー
タが読出される時、データ・バイトにおける単一
のエラーは訂正不能条件を生じるものではない。
従つて、トラツク・エラーが見出される時は常
に、ビツトＸ使用可能回線およびビツトＸデータ
回線はデスキユー・バツフアから下流側のエラー
検出兼訂正回路による将来の補正のために可能化
される。２つ以上のトラツクがトラツク・エラー
を生じる時、レコード全体は無効となり再び読出
されるか除外されねばならない。

第２図は、位置カウンタ２００、位置デコー
ダ／オーバロード・デテクタ２１０、制御シフ
ト・レジスタ２２０、およびデータ・シフト・レ
ジスタ２５０を示す。位置カウンタ２００はロー
ド兼クリア能力を有する４ビツトの２進可逆カウ
ンタである。ロード入力は２進数1100を示す。こ
のロード入力は、カウンタ・ロード信号のP.E.検
出（後続部終結検出）が正の論理的表示において
論理「０」である時のカウンタ出力も又２進数
1100であり、よつて制御シフト・レジスタ又はデ
ータ・シフト・レジスタを介してデータが送られ
得ない事を確保するために固定されている。P.E.
検出信号が論理的に「０」レベルである時は、読
出されるデータ・レコードはもはや有用なデータ
を含まず従つてこれ以上のデータ伝送は誤りであ
る事を表示する。初期設定信号はカウンタとレジ
スタのクリヤ入力に接続されてデータ・ブロツク
の開始に先立つてこれ等回路を初期設定する。こ
の状態は論理「１」の段階で能動状態である。デ
ータ／エラー・デテクタにより生成されるストロ
ーブＸ信号はデータＸパルスと同時に生じて妥当
な応答がデータＸ回線上にある事を表示する。こ
のストローブＸ信号を用いて位置カウンタを増分
すると共に、位置デコーダ／オーバロード・デテ
クタの出力を制御シフト・レジスタにロードす
る。重要な事は、制御シフト・レジスタとデー
タ・シフト・レジスタは両方共にロード入力の能
動状態のハイ信号でロード可能である事、および
論理「１」のみがシフト・レジスタにロードでき
る、即ち論理「１」がレジスタ段に前以つてロー
ドされたかシフトされていたならば、「０」のレ
ベル入力を有するロード信号はその段に対するレ
ジスタ入力に対応するレジスタ出力信号を変化さ
せない事である。

尚、例示の実施態様に於いては本願発明の装置
が正論理で動作する場合について説明している
が、本願発明の装置が負論理でも動作しうること
は当業者には明らかであり、論理「１」、論理
「０」等の表現を論理「０」、論理「１」で置き換
えても良い事は明らかである。

第３図において生成されたバイト読出し信号を
用いて位置カウンタを減分し、制御シフト・レジ
スタとデータ・シフト・レジスタの相方をクロツ
クする。このクロツク入力はロード入力における
能動状態のハイ信号によつてオーバーライドされ
る。いずれか一方のシフト・レジスタがクロツク
されると、接地された順次の入力が出力「ａ」に
おいて論理レベル「０」を入力すると同時に、出
力「ａ」におけるデータは「ｂ」に、「ｂ」から
「ｃ」等と転送される。トラツク・エラー入力に
おけるハイ・レベル信号はビツトＸ使用可能出力
を論理「１」に強制し、ビツトＸデータを論理
「０」の状態に強制する。このように、トラツ
ク・エラーを含むトラツクは常に読出しできる状
態にあり、論理「０」のデータ・ビツトが常にバ
イト・バツフアへの入力である。前述の如く、唯
１つのトラツクのみがエラー状態にある限り、下
流側のエラー訂正兼検出回路がこの特定のトラツ
ク・データを正しい論理レベルに調整する。スト
ローブＸ信号とデータＸ信号の両者が論理「１」
である時前者は後者と一致するから、データＸ入
力を用いてデータ・シフト・レジスタのロード作
用を可能にし、ストローブＸのパルスの立下がり
後縁部迄位置カウンタはクロツクされず、データ
Ｘパルスは位置カウンタのクロツク作用に先立つ
てデータ・シフト・レジスタに位置デコーダ／オ
ーバロード・デテクタにおける現カウントをロー
ドさせる。この作用を示す１つの実例について以
下に説明する。即ち、初期設定パルスが位置カウ
ンタおよびシフト・レジスタをクリヤした後、位
置デコーダの「０」出力は論理「１」であり、制
御シフト・レジスタおよびデータ・シフト・レジ
スタの相方の「ｅ」入力側に接続されている。も
し第１のデータ・ビツトが論理「１」であれば、
論理「１」は両シフト・レジスタの「ｅ」位置に
ロードされ、ストローブＸパルスの後縁部で位置
カウンタが２進数0001の状態にクロツクされ、こ
の状態が更に位置／デコーダの出力「１」を論理
「１」の状態にさせる。論理「１」入力が両レジ
スタの位置「ｅ」にロードされた時、ビツトＸデ
ータ出力における如くビツトＸ使用可能出力は論
理「１」である。これ等の信号がそれぞれバイト
使用可能デテクタおよびバイト・バツフアに対す
る入力となる。もし第２の論理「１」のデータ入
力がバイト・バツフアからのデータの転送に先立
つて受取られるならば、論理「１」は次に両レジ
スタの位置「ｄ」にロードされる。従つて、この
時両レジスタの両出力「ｄ」と「ｅ」に論理
「１」出力が存在し、位置／デコーダは論理「１」
出力の位置「ａ」を有する。この時データの第１
のバイトが転送される用意があり又実際に転送さ
れるならば、バイト読出し信号は位置カウンタの
ダウン・クロツク入力をクロツクし、位置／デコ
ーダ出力は、出力「１」において論理レベル
「１」、又出力「２」において論理レベル「０」と
なり、同時に２つのレジスタは、出力「ｄ」にお
ける論理レベル「１」を出力「ｅ」側に転送しか
つ出力「ｅ」側に前に存在したデータは失われる
ようにシフトされ、該ビツトと関連する前記デー
タ・バイトは既に読出されている。もし次のデー
タ・ビツトが「０」であれば、論理「１」はデー
タ・シフト・レジスタではなく制御シフト・レジ
スタの入力「ｄ」にロードされるが、これは論理
「０」のデータ・ビツトがデータ・シフト・レジ
スタのロード機能を能動化しないためである。こ
の場合、制御シフト・レジスタの出力「ｄ」と
「ｅ」は共に論理「１」で２つのデータ・ビツト
が記憶された事を表示するが、データ・シフト・
レジスタの出力「ｄ」と「ｅ」はそれぞれ「０」
と「１」で制御シフト・レジスタ段に対応するデ
ータを表示する。

このように、５ビツト迄のデータが制御シフ
ト・レジスタによりトラツキングでき、対応する
データ・ビツトがデータ・シフト・レジスタに記
憶される。

第３図はバイト使用可能デテクタを示す図であ
る。前記の如く、システム当り唯一のバイト使用
可能デテクタが必要とされ、多重トラツクの各々
からの必要な信号がデテクタに対する入力として
使用される。バイト使用可能デテクタの作用は下
記の如くである。

初期設定パルスは、フリツプフロツプ３１０と
３５０のＱ出力を論理「０」の状態にクリヤす
る。その後、各データ・トラツクからの異なるビ
ツトＸ使用可能信号は論理「１」信号となり即ち
該トラツクにおけるビツトが読出される用意があ
る事を示す時、ANDゲート３００の出力は論理
「１」の状態となり、次の基準クロツクの発生と
同時にフリツプフロツプ３１０のＱ出力は論理
「１」の状態となつてこれによりANDゲート３６
０の出力を可能化する。ANDゲート３６０の出
力即ちバイト・バツフア使用可能信号が論理
「１」の状態になるのは、初期設定パルスの受取
りと同時に、フリツプフロツプ３５０の出力が
論理「１」になる時である。ANDゲート３４０
の出力が論理「１」の状態になる迄は、バイト使
用可能デテクタのどのフリツプフロツプ出力も
AND／NAND出力のいずれも変化しない。然
し、バイトバツフア使用可能信号が論理「１」で
あれば、インターフエースはバイト・バツフアを
読出し、第４図の説明で更に詳細に説明する如く
リセツト信号を生じてフリツプフロツプ３５０を
セツトし、ストローブＸ回線のいずれにも能動レ
ベル信号がない時ANDゲート３４０の出力を可
能化する。ANDゲート３４０の出力が論理レベ
ル「１」になる時、NANDゲート３２０の出力
即ちバイト読出し信号は次の基準クロツクと同時
に負のパルスを生成する。このバイト読出し信号
を用いて制御およびデータ・シフト・レジスタを
クロツクすると共に位置カウンタを減分する。バ
イト読出し信号が生じると同時に、フリツプフロ
ツプ３１０のＱ出力は論理「１」から論理「０」
の状態に変化する。この結果は、フリツプフロツ
プ３１０のＫ入力側に接続されたANDゲート３
４０の論理「１」の出力により生じ、Ｊ入力側に
おいてビツト使用可能信号が論理レベル「１」で
あれば基準クロツクがこのフリツプフロツプをト
グルさせる。フリツプフロツプ３１０のトグル動
作によりＱ出力が論理「１」から論理「０」の状
態になると、ANDゲート３４０の出力を論理
「０」に強制し、ANDゲート３００からの次の論
理「１」のビツト使用可能信号は、フリツプフロ
ツプが基準クロツクによりストローブされる時、
バイト使用可能信号を論理レベル「１」に変化さ
せる。このシーケンスは必要に応じて全データの
記録の間反復される。

第４図は、関連する制御回路を伴うバイト・バ
ツフア自体を示す図である。多重ビツトデスキユ
ー・バツフア回路の残部と同様バイトバツフア
は、フリツプフロツプ４２０と４４０のクリヤと
共に多重ビツト並列イン／並列アウトレジスタ４
００をリセツトする初期設定パルスにより適正な
初期設定条件にセツトされる。第３図の詳細説明
において記述されたバイト・バツフア使用可能信
号は、初期設定パルスに読いて、バイト・バツフ
アが全てのデータ入力において妥当データを有す
る事を示す論理「１」の状態にある時、ゲート４
１０の半分を使用可能の状態にする。その時、レ
ジスタ４００のバイト・バツフア満了出力は初期
設定パルスによりリセツトされて論理「０」であ
る。ハイ・レベルのバイト・バツフア使用可能信
号と関連してこの「０」信号はゲート４１０を可
能化し、フリツプフロツプ４２０のＪ入力側に論
理レベル「１」の信号を生じ、この状態は次のマ
スター・クロツクの後縁部でＱ出力を論理「０」
から論理「１」の状態にトグルさせる。大容量記
憶装置からのデイジタル・データ回復のための装
置において記述した如きマスター・クロツクは、
第３図において記述した基準クロツクを多重化し
たものである。フリツプフロツプ４２０のＱ出力
が論理「１」であれば、NANDゲート４３０は
次のマスター・クロツク・パルスを通過させ、更
にこのパルスはデータおよびバイト・バツフア使
用可能入力をレジスタ４００の入力側から出力側
に転送し、同時にゲート４１０の出力を使用禁止
の状態にし、これにより更にフリツプフロツプ４
２０のＱ出力を次のマスター・クロツク・パルス
において論理「０」の状態にする。肯定応答信号
は、与えられたバイトが読出されると直ちに受取
り側の装置即ちインターフエースからバイト・バ
ツフア迄送出される。ハイレベルの肯定応答信号
は、次のマスター・クロツク・パルスにフリツプ
フロツプ４４０の出力を論理「１」から論理
「０」の状態にクロツクさせ、前記の如く第３図
のフリツプフロツプ３５０をリセツトする。フリ
ツプフロツプ４４０の出力が論理「０」の状態
になると同時に、Ｑ出力は論理「１」の状態にな
つてNANDゲート４５０をして次のマスター・
クロツク・パルスをゲート４６０に通過させて並
列イン／並列アウト・レジスタ４００をリセツト
し、本装置が次のシーケンスを開始できるように
する。

第５図は、多重ビツト・デスキユー・バツフア
により行われる意志決定および諸動作のフロー・
ダイヤグラムを示す。

第６Ａ図は、第６Ｂ図および第６Ｃ図のタイミ
ング・ダイヤグラムは、多重ビツト・デスキユ
ー・バツフアにより使用されかつこれにおいて生
成される信号を示す。図示においては、略字P.C.
は位置カウンタ出力を、C.S.R.は制御シフトレジ
スタを、又D.S.R.はデータ・シフト・レジスタを
示す事に注意され度い。

本発明の諸原理については例示の実施態様にお
いて明瞭になつたが、当業者にとつてはこれ等原
理から逸脱する事なく構造、比率、構成要素、材
料等に関して多くの変更が可能である事は明らか
であろう。従つて、頭書の特許請求の範囲は、本
発明の範囲および主旨の限定内でかゝる変更を包
含するよう意図されたものである。

【図面の簡単な説明】

第１図は本発明の装置のブロツク図、第２図は
位置カウンタ、位置デコーダ／オーバロード・デ
テクタ、データ・シフト・レジスタ、および制御
シフト・レジスタの略図、第３図はバイト使用可
能デテクタの略図、第４図は関連する制御回路と
してのバイト・バツフアの略図、第５図は本発明
のフローダイヤグラム、および第６Ａ図、第６Ｂ
図、第６Ｃ図は多重ビツト・デスキユー・バツフ
アに使用される事により生じたタイミング信号を
示すタイミング・ダイヤグラムである。 ２００…位置カウンタ、２１０…位置デコー
ダ／オーバロード・デテクタ、２２０…制御シフ
ト・レジスタ、２５０…データ・シフト・レジス
タ、３００，３２０，３３０，３４０，３６０，
４１０，４３０，４５０，４６０…ゲート、３１
０，３５０，４２０，４４０…フリツプフロツ
プ、４００…レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ データ・デテクタが複数のトラツクから読み
   出されたデータに応答して、各トラツク毎にその
   トラツクから読み出されている２進数即ちビツト
   を表すデータ信号（データＸ）と現在のデータ信
   号が前記トラツク上に記憶されているビツトを有
   効に表していることを示すストローブ信号（スト
   ローブＸ）とを供給する、多重トラツクデータ記
   憶装置から２進デジタルデータを読み出すのに用
   いるためのデスキユー・バツフア装置であつて、 データ計数記憶セクシヨンを各トラツク毎に設
   け、該データ計数記憶セクシヨンは、 前記トラツクに対する各ストローブ信号に応答
   して、保持しているカウントを増加し、バイトレ
   ジスタ装置からバイトが読み出されたことを示す
   制御出力信号（バイト読み出し）に応答して前記
   カウントを減少し、それによつて前記カウントが
   前記セクシヨン内に記憶されたデータビツトの数
   を表すカウンタ装置２００と、 前記カウントをデコードして該カウント値を表
   すカウント出力信号を発生する第１の回路装置２
   １０と、 前記カウントの異なる値に夫々対応している複
   数のセルを有し、前記ストローブ信号の発生に応
   答してそのセル中に前記カウント出力信号をロー
   ドし、更に前記制御出力信号の発生に応答してそ
   の内容を１セル位置シフトする第１のシフトレジ
   スタ装置２２０と、 前記カウントの異なる値に夫々対応している複
   数のセルを有し、前記データ信号の発生に応答し
   てそのセル中に前記カウント出力信号をロード
   し、更に前記制御出力信号の発生に応答してその
   内容を１セル位置シフトする第２のシフトレジス
   タ装置２５０と、から成り、 前記各シフトレジスタ装置は、論理１入力信号
   のみがロード可能であり、最小のカウント値に対
   応するセルの内容を出力信号（ビツトＸ使用可
   能、ビツトＸデータ）とし、 更に、前記複数のトラツク全部に対応する前記
   第１のシフトレジスタからの前記出力信号（ビツ
   トＸ使用可能）の同時存在に応答して、データの
   １バイトがデータ計数記憶セクシヨンの全体で整
   列し使用可能であることを示すバイト・バツフア
   使用可能信号を発生するための第２の回路装置３
   ００，３１０，３６０と、及び 前記バイト・バツフア使用可能信号の発生によ
   つて条件付けられて、前記複数の第２のシフトレ
   ジスタ出力信号によつて表される複数のビツト全
   体に対応するバイトを記憶するためのバイトレジ
   スタ装置４００と、を設けることを特徴とする多
   重ビツト・デスキユー・バツフア装置。 ２ データ・デテクタが複数のトラツクから読み
   出されたデータに応答して、各トラツク毎にその
   トラツクから読み出されている２進数即ちビツト
   を表すデータ信号（データＸ）と現在のデータ信
   号が前記トラツク上に記憶されているビツトを有
   効に表していることを示すストローブ信号（スト
   ローブＸ）とを供給する、多重トラツクデータ記
   憶装置から２進デジタルデータを読み出すのに用
   いるためのデスキユー・バツフア装置であつて、 データ計数記憶セクシヨンを各トラツク毎に設
   け、該データ計数記憶セクシヨンは、 前記トラツクに対する各ストローブ信号に応答
   して、保持しているカウントを増加し、バイトレ
   ジスタ装置からバイトが読み出されたことを示す
   制御出力信号（バイト読み出し）に応答して前記
   カウントを減少し、それによつて前記カウントが
   前記セクシヨン内に記憶されたデータビツトの数
   を表すカウンタ装置２００と、 前記カウントをデコードして該カウント値を表
   すカウント出力信号を発生する第１の回路装置２
   １０と、 前記カウントの異なる値に夫々対応している複
   数のセルを有し、前記ストローブ信号の発生に応
   答してそのセル中に前記カウント出力信号をロー
   ドし、更に前記制御出力信号の発生に応答してそ
   の内容を１セル位置シフトする第１のシフトレジ
   スタ装置２２０と、 前記カウントの異なる値に夫々対応している複
   数のセルを有し、前記データ信号の発生に応答し
   てそのセル中に前記カウント出力信号をロード
   し、更に前記制御出力信号の発生に応答してその
   内容を１セル位置シフトする第２のシフトレジス
   タ装置２５０と、 エラーが検出された時トラツク・エラー信号を
   与えるため前記データ／エラー・デテクタと前記
   第１の回路装置に応答するエラーレジスタであつ
   て、前記トラツク・エラー信号が前記第１のシフ
   トレジスタ装置からの出力信号（ビツトＸ使用可
   能）を強制してビツトが読出される用意がある事
   を示し、かつ前記第２のシフトレジスタ装置から
   の出力信号（ビツトＸデータ）を強制して論理
   「０」のデータ・ビツトが読出される用意がある
   事を表示するものと、から成り、 前記各シフトレジスタ装置は、論理１入力信号
   のみがロード可能であり、最小のカウント値に対
   応するセルの内容を出力信号（ビツトＸ使用可
   能、ビツトＸデータ）とし、 更に、前記複数のトラツク全部に対応する前記
   第１のシフトレジスタからの前記出力信号（ビツ
   トＸ使用可能）の同時存在に応答して、データの
   １バイトがデータ計数記憶セクシヨンの全体で整
   列し使用可能であることを示すバイト・バツフア
   使用可能信号を発生するための第２の回路装置３
   ００，３０１，３６０と、及び 前記バイト・バツフア使用可能信号の発生によ
   つて条件付けられて、前記複数の第２のシフトレ
   ジスタ出力信号によつて表される複数のビツト全
   体に対応するバイトを記憶するためのバイトレジ
   スタ装置４００と、を設ける事を特徴とする多重
   ビツト・デスキユー・バツフア装置。