JPS6334935A - Ｉｃの実装方法 - Google Patents
Ｉｃの実装方法Info
- Publication number
- JPS6334935A JPS6334935A JP61178393A JP17839386A JPS6334935A JP S6334935 A JPS6334935 A JP S6334935A JP 61178393 A JP61178393 A JP 61178393A JP 17839386 A JP17839386 A JP 17839386A JP S6334935 A JPS6334935 A JP S6334935A
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- lead
- bump
- lead electrodes
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、チップ型ＩＣの回路基板への実装方法に関す
る。
る。
〈従来の技術〉
従来から、ＩＣ，の実装方法としては、ペデスタル方式
やテープキャリヤ方式が知られている。ペデスタル方式
は、第６図に示すように、ＩＣ２５を実装しようとする
回路基板２６に形成された配線パターン２７のＩＣ搭載
位置にペデスタル２８といわれる突起状導体部を形成し
、このペデスタル２８とＩＣ２５の電極２５ａとを直接
的に接続する方法である。
やテープキャリヤ方式が知られている。ペデスタル方式
は、第６図に示すように、ＩＣ２５を実装しようとする
回路基板２６に形成された配線パターン２７のＩＣ搭載
位置にペデスタル２８といわれる突起状導体部を形成し
、このペデスタル２８とＩＣ２５の電極２５ａとを直接
的に接続する方法である。
また、テープキャリヤ方式においては、ポリイミドやガ
ラスエポキシなどの樹脂材料からなるベースフィルム上
に形成されたリード端子にＩＣの電極を接続し、このリ
ード端子を折り曲げて回路基板の配線パターンに接続す
ることによりＩＣを回路基板に配設している。
ラスエポキシなどの樹脂材料からなるベースフィルム上
に形成されたリード端子にＩＣの電極を接続し、このリ
ード端子を折り曲げて回路基板の配線パターンに接続す
ることによりＩＣを回路基板に配設している。
〈発明が解決しようとする問題点〉
ところで、ペデスタル方式では回路基板２６に形成され
た配線パターン２７のＩＣ搭載位置それぞれに、各ＩＣ
２５の電極２５ａと同数のペデスタル２日をエツチング
やメツキなどにより形成しなければならない。例えば、
サーマルヘンドにおけるように、１枚の回路基板に５０
個ものＩＣを実装する場合、回路基板２６には莫大な数
量のぺデスタル２８を形成する必要がある。そのため、
ＩＣ１個分のペデスタルの歩留まり率が高率であっても
、回路基板２６全体では各ＩＣの歩留まり率が積算され
ることになって、全体としての歩留まり率は大幅に低下
するという問題点があった。
た配線パターン２７のＩＣ搭載位置それぞれに、各ＩＣ
２５の電極２５ａと同数のペデスタル２日をエツチング
やメツキなどにより形成しなければならない。例えば、
サーマルヘンドにおけるように、１枚の回路基板に５０
個ものＩＣを実装する場合、回路基板２６には莫大な数
量のぺデスタル２８を形成する必要がある。そのため、
ＩＣ１個分のペデスタルの歩留まり率が高率であっても
、回路基板２６全体では各ＩＣの歩留まり率が積算され
ることになって、全体としての歩留まり率は大幅に低下
するという問題点があった。
また、実装されたＩＣ２５の中に不良品があった場合で
も、そのＩＣ２５の電極２５ａとペデスタル２８とが直
接的に接続されているので取り外すことができず、ＩＣ
２５を交換することができなかった。
も、そのＩＣ２５の電極２５ａとペデスタル２８とが直
接的に接続されているので取り外すことができず、ＩＣ
２５を交換することができなかった。
一方、テープキャリヤ方式では、ＩＣの各電極に対応す
るリード電極がベースフィルム上に形成されている。と
ころが、このベースフィルムが温度条件などによって収
縮することによりリート電極間のピッチが変化するので
、いわゆる寸法安定性が悪い。また、ベースフィルム自
体が畜価であることから、製造コストが高くなるという
問題点もあった。
るリード電極がベースフィルム上に形成されている。と
ころが、このベースフィルムが温度条件などによって収
縮することによりリート電極間のピッチが変化するので
、いわゆる寸法安定性が悪い。また、ベースフィルム自
体が畜価であることから、製造コストが高くなるという
問題点もあった。
本発明はかかる従来の問題点に鑑み、回路基板への実装
完了後であってもＩＣの交換が可能で、かつリード電極
の寸法安定性のよいＩＣの実装方法を提供することを目
的とする。
完了後であってもＩＣの交換が可能で、かつリード電極
の寸法安定性のよいＩＣの実装方法を提供することを目
的とする。
く問題点を解決するための手段〉
本発明ではこのような問題点を解決するために、リード
形成用基板上にリード電極を剥離可能に形成するととも
に該リード電極上の所定位置にバンプを形成し、かつ該
バンプを介してＩＣの電極と前記リード電極とを接続し
てリード電極付きｒｃとしたのち、リード電極付きＩＣ
を前記リード形成用基板から分離し、このリード電極付
きＩＣを回路基板における所要位置に配置して各リード
電極を対応する配線パターンに接続することに特徴を有
するものである。
形成用基板上にリード電極を剥離可能に形成するととも
に該リード電極上の所定位置にバンプを形成し、かつ該
バンプを介してＩＣの電極と前記リード電極とを接続し
てリード電極付きｒｃとしたのち、リード電極付きＩＣ
を前記リード形成用基板から分離し、このリード電極付
きＩＣを回路基板における所要位置に配置して各リード
電極を対応する配線パターンに接続することに特徴を有
するものである。
〈実施例〉
以下、本発明にかかる実装方法の一実施例を、第１図な
いし第５図に示す各工程の説明図に基づいて順次説明す
る。なお、これらの図において、符号１０はリード電極
付きｒｃ、１１はリード形成用基板、１２は回路基板で
ある。
いし第５図に示す各工程の説明図に基づいて順次説明す
る。なお、これらの図において、符号１０はリード電極
付きｒｃ、１１はリード形成用基板、１２は回路基板で
ある。
まず、第１図に示すように、ガラス板１３の表面全面に
わたって、金属との親和性が低いＩＴ。
わたって、金属との親和性が低いＩＴ。
（インジウム・錫酸化物）を蒸着してＩＴＯ蒸着膜１４
を形成し、リード形成用基板１１とする。
を形成し、リード形成用基板１１とする。
なお、このＩＴＯ蒸着膜１４におけるシート抵抗は、次
工程におけるメツキ層の形成を容易化するために単位面
積当たり５Ω以下とされる。また、この＋Ｔｏｇ着膜１
４は透明であるから、この表面に後で形成されるリード
電極１５のパターンをガラス板１３の裏面側から確認す
ることができる。
工程におけるメツキ層の形成を容易化するために単位面
積当たり５Ω以下とされる。また、この＋Ｔｏｇ着膜１
４は透明であるから、この表面に後で形成されるリード
電極１５のパターンをガラス板１３の裏面側から確認す
ることができる。
このようなリード形成用基板１１の表面全面に、厚みが
３０μｍ程度で銅からなるメツキＮ１６を形成する。な
お、メツキｌ１Ｊ１６の材質は、金であってもよい。そ
して、このようなメツキ層１６をフォトリソグラフィや
フォトエツチングによりエツチングして、第２図に示す
ように、リード電極１５を形成する。このとき、各リー
ド電極１５間のピッチは、ＩＣ取りつけ個所の外側では
ＩＣｌ７の電極１７ａのピッチと同一であっても、これ
より拡がっていてもよい。
３０μｍ程度で銅からなるメツキＮ１６を形成する。な
お、メツキｌ１Ｊ１６の材質は、金であってもよい。そ
して、このようなメツキ層１６をフォトリソグラフィや
フォトエツチングによりエツチングして、第２図に示す
ように、リード電極１５を形成する。このとき、各リー
ド電極１５間のピッチは、ＩＣ取りつけ個所の外側では
ＩＣｌ７の電極１７ａのピッチと同一であっても、これ
より拡がっていてもよい。
このようにして、リード電極１５が形成されたリード形
成用基板１１の表面全面にレジスト膜１８を形成する。
成用基板１１の表面全面にレジスト膜１８を形成する。
そして、第３図に示すように、リード電極１５上で［Ｃ
１７の電極１７ａが接続される所定位１のレジスト膜１
８を除去し、当該個所に金もしくは銅からなる突起部、
いわゆるバンプ１９をメツキにより形成する。なお、こ
のバンプ１９の高さは、３０μｍ程度とされる。
１７の電極１７ａが接続される所定位１のレジスト膜１
８を除去し、当該個所に金もしくは銅からなる突起部、
いわゆるバンプ１９をメツキにより形成する。なお、こ
のバンプ１９の高さは、３０μｍ程度とされる。
つぎに、リード形成用基板１１のレジスト膜１８を全面
的に除去したのち、第４図に示すように、ＩＣ１７の電
極１７ａとバンプ１９とが互いに当接するようにしてリ
ード電極１５上にＩＣ１７を載置する。さらに、これら
の両者を熱圧着することにより、ＩＣ１７の電極１７ａ
とリード電極１５とをバンプ１９を介して接続する。こ
のことにより、ＩＣ１７は、リード電極付きｆｃｌ ０
となる。
的に除去したのち、第４図に示すように、ＩＣ１７の電
極１７ａとバンプ１９とが互いに当接するようにしてリ
ード電極１５上にＩＣ１７を載置する。さらに、これら
の両者を熱圧着することにより、ＩＣ１７の電極１７ａ
とリード電極１５とをバンプ１９を介して接続する。こ
のことにより、ＩＣ１７は、リード電極付きｆｃｌ ０
となる。
そして、リード電極付きＩＣｌ０を真空吸着などで引っ
張ることにより、リード形成用基板１１を構成するＩＴ
Ｏ薄着薄着膜外４リード電極１５が剥離し、リード電極
付きＩＣｌ０がリード形成用基板１１から離脱する。
張ることにより、リード形成用基板１１を構成するＩＴ
Ｏ薄着薄着膜外４リード電極１５が剥離し、リード電極
付きＩＣｌ０がリード形成用基板１１から離脱する。
このようなリード電極付きＩＣｌ０を、第５図に示すよ
うに、回路基板１２上の所要位置に載置して、リード電
極付き［Ｃ１０の各リード電極１５と回路基板１２に形
成された配線パターン２０とを、半田付けにより接続す
る。これによって、ＩＣ１７の各ＴＬ極１７ａと、対応
する配線バクーン２０とがリード電極１５を介して接続
される。
うに、回路基板１２上の所要位置に載置して、リード電
極付き［Ｃ１０の各リード電極１５と回路基板１２に形
成された配線パターン２０とを、半田付けにより接続す
る。これによって、ＩＣ１７の各ＴＬ極１７ａと、対応
する配線バクーン２０とがリード電極１５を介して接続
される。
〈発明の効果〉
以上のように本発明によれば、ＩＣにリード電極を接続
してリード電極付きＩＣとしたのち、このリード電極付
きＩＣを回路基板に配設してリード電極と配線パターン
とを接続することによりＩＣを回路基板上に実装してい
る。そのため、ペデスタル方式のように回路基板の配線
パターンに直接的にＩＣを取りつけることはないので、
実装したＩＣの中に不良品があった場合にはリード電極
と回路基板の配線パターンとの接続部分の半田を溶融す
ることにより取り外すことが可能であり、適宜良好なＩ
Ｃに交換することができる。その結果、多数のＩＣを搭
載する回路基板においても、その総合歩留まりを良好に
することができる。しかも、本発明においては、テープ
キャリヤ方式のようなベースフィルムを使用しないので
、ＩＣのリード電極における寸法安定性を良くすること
ができる。
してリード電極付きＩＣとしたのち、このリード電極付
きＩＣを回路基板に配設してリード電極と配線パターン
とを接続することによりＩＣを回路基板上に実装してい
る。そのため、ペデスタル方式のように回路基板の配線
パターンに直接的にＩＣを取りつけることはないので、
実装したＩＣの中に不良品があった場合にはリード電極
と回路基板の配線パターンとの接続部分の半田を溶融す
ることにより取り外すことが可能であり、適宜良好なＩ
Ｃに交換することができる。その結果、多数のＩＣを搭
載する回路基板においても、その総合歩留まりを良好に
することができる。しかも、本発明においては、テープ
キャリヤ方式のようなベースフィルムを使用しないので
、ＩＣのリード電極における寸法安定性を良くすること
ができる。
第１図ないし第５図は本発明の一実施例にかかる各工程
を示す説明図であり、第６図は従来例としてのペデスタ
ル方式の説明図である。 １０・・・リード電極付きＩＣ１ １１・・・リード形成用基板、 １２・・・回路基板、 １５・・・リード電極、 １７・・・ＩＣ。 １ ７ ａ−Ｉ Ｃの１；【牟へ、１９・・・バン
プ。
を示す説明図であり、第６図は従来例としてのペデスタ
ル方式の説明図である。 １０・・・リード電極付きＩＣ１ １１・・・リード形成用基板、 １２・・・回路基板、 １５・・・リード電極、 １７・・・ＩＣ。 １ ７ ａ−Ｉ Ｃの１；【牟へ、１９・・・バン
プ。
Claims (1)
- （１）リード形成用基板上にリード電極を剥離可能に形
成するとともに該リード電極上の所定位置にバンプを形
成し、かつ該バンプを介してＩＣの電極と前記リード電
極とを接続してリード電極付きＩＣとしたのち、リード
電極付きＩＣを前記リード形成用基板から分離し、この
リード電極付きＩＣを回路基板における所要位置に配置
して各リード電極を対応する配線パターンに接続するこ
とを特徴とするＩＣの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178393A JPS6334935A (ja) | 1986-07-29 | 1986-07-29 | Ｉｃの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178393A JPS6334935A (ja) | 1986-07-29 | 1986-07-29 | Ｉｃの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334935A true JPS6334935A (ja) | 1988-02-15 |
Family
ID=16047714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178393A Pending JPS6334935A (ja) | 1986-07-29 | 1986-07-29 | Ｉｃの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334935A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0270866A (ja) * | 1988-09-06 | 1990-03-09 | Shinko Arufuretsushiyu Kk | カーテンウオールの改装方法 |
| JPH0281464A (ja) * | 1988-09-17 | 1990-03-22 | Rohm Co Ltd | 半導体装置の製造方法 |
| JP2003508898A (ja) * | 1999-08-26 | 2003-03-04 | ハネウェル・インコーポレーテッド | マイクロビームアセンブリおよび集積回路と基板との内部連結方法 |
-
1986
- 1986-07-29 JP JP61178393A patent/JPS6334935A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0270866A (ja) * | 1988-09-06 | 1990-03-09 | Shinko Arufuretsushiyu Kk | カーテンウオールの改装方法 |
| JPH0281464A (ja) * | 1988-09-17 | 1990-03-22 | Rohm Co Ltd | 半導体装置の製造方法 |
| JP2003508898A (ja) * | 1999-08-26 | 2003-03-04 | ハネウェル・インコーポレーテッド | マイクロビームアセンブリおよび集積回路と基板との内部連結方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3131379B2 (ja) | はんだマスクの窓内に多数のはんだダムを備える電子モジュール | |
| JP2001156203A (ja) | 半導体チップ実装用プリント配線板 | |
| JP2003508898A (ja) | マイクロビームアセンブリおよび集積回路と基板との内部連結方法 | |
| JPH0432541B2 (ja) | ||
| JPH0357617B2 (ja) | ||
| JP2836027B2 (ja) | 半田バンプの形成方法 | |
| KR20010033602A (ko) | 반도체 장치와 그 제조 방법 및 반도체 장치의 설치 구조및 설치 방법 | |
| JPH04263434A (ja) | 電気的接続接点の形成方法および電子部品の実装方法 | |
| KR100744149B1 (ko) | 은 범프를 이용한 반도체 패키지 구조 및 형성 방법 | |
| JP3173109B2 (ja) | 半導体素子及びその製造方法 | |
| JP2709484B2 (ja) | 半導体装置の製造方法 | |
| JPH0510365Y2 (ja) | ||
| JPS63168028A (ja) | 微細接続構造 | |
| KR100246848B1 (ko) | 랜드 그리드 어레이 및 이를 채용한 반도체 패키지 | |
| JP2674786B2 (ja) | Ｉｃの実装方法および実装装置 | |
| JP2511909B2 (ja) | 電気的接続材料のマイクロ形成方法 | |
| JPH05190553A (ja) | 半導体部品の実装構造及びその半田バンプの製造方法 | |
| JPH0443418B2 (ja) | ||
| JP2001284387A (ja) | 半導体装置とその製造方法ならびに半導体装置の実装構造 | |
| JPH04242939A (ja) | 半導体装置の実装構造およびその製造方法 | |
| JP3632719B2 (ja) | リードフレーム及びリードフレームの製造方法 | |
| KR970005715B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH05218268A (ja) | 半導体装置 | |
| JPH0685139A (ja) | リードフレームおよびそれを用いた半導体装置 | |
| JPH054818B2 (ja) |