JPS6334949A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6334949A JPS6334949A JP17831786A JP17831786A JPS6334949A JP S6334949 A JPS6334949 A JP S6334949A JP 17831786 A JP17831786 A JP 17831786A JP 17831786 A JP17831786 A JP 17831786A JP S6334949 A JPS6334949 A JP S6334949A
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- substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は素子間分離を必要とする半導体装置に関するも
のである。
のである。
（従来の技術）
従来、１つの基板に複数個の能動素子又は受動素子を集
積する半導体装置では、素子相互を電気的に分離する必
要がある。これに用いられる素子間分離法には、逆バイ
アスされたＰＮ接合によるもの、或いは絶縁体によるも
のがある。第４図にＰＮ接合により分離された領域を持
つ半導体基板の１例を示す。Ｐ型の半導体基板１にＮ型
のエピタキシャル層２を堆積し、このエピタキシャル層
２に戸型拡散を行ない素子分離領域３を前記半導体基板
１に達するように形成する。これによりＰＮ接合で囲ま
れた島状の領域４を得る。この島領域にＮＰＮ ）ラン
ジスタを形成する場合には、通常コレクタ抵抗を低下さ
せる目的で、Ｎ＋型の拡散領域５を形成した後にＮ型の
エピタキシャル層２の成長を行う。この素子領域４は前
記ＰＮ接合に逆バイアスを印加することによって、他の
エピタキシャル層部分とは空乏層を介して電気的に分離
される。しかし前記ｒ型の素子分離領域３を形成する時
に、深さ方向とほぼ等しい寸法の横方向の拡散が不可避
的に発生し、この為素子分離領域３の所要面積が増大す
る難点がある。又このＰＮ接合分離では逆バイアスを印
加して使用されるが、この際Ｐ 型素子領域３は通常接
地されるので、この領域に接する素子領域４のＮ型層は
常に正電位に保持する必要がある。これによシ素子領域
４内に形成される集積回路のバイアス回路は制約を受け
、例えば異なる導電製のトランジスタを形成する場合等
には極めて複雑なバイアス回路が必要になる。又ＰＮ接
合分離では一般に寄生素子が形成され易く１例えば素子
領域４に第５図のごとくペース層６．エミツタ層７、コ
レクタ電極点８を設けてＮＰＮ ）ランジスタを形成し
た場合、前記ベース層をエミッタ、Ｎ型島領域及びＮ埋
め込み層をペースＰ型基板１をコレクタとする寄生トラ
ンジスタができる。
積する半導体装置では、素子相互を電気的に分離する必
要がある。これに用いられる素子間分離法には、逆バイ
アスされたＰＮ接合によるもの、或いは絶縁体によるも
のがある。第４図にＰＮ接合により分離された領域を持
つ半導体基板の１例を示す。Ｐ型の半導体基板１にＮ型
のエピタキシャル層２を堆積し、このエピタキシャル層
２に戸型拡散を行ない素子分離領域３を前記半導体基板
１に達するように形成する。これによりＰＮ接合で囲ま
れた島状の領域４を得る。この島領域にＮＰＮ ）ラン
ジスタを形成する場合には、通常コレクタ抵抗を低下さ
せる目的で、Ｎ＋型の拡散領域５を形成した後にＮ型の
エピタキシャル層２の成長を行う。この素子領域４は前
記ＰＮ接合に逆バイアスを印加することによって、他の
エピタキシャル層部分とは空乏層を介して電気的に分離
される。しかし前記ｒ型の素子分離領域３を形成する時
に、深さ方向とほぼ等しい寸法の横方向の拡散が不可避
的に発生し、この為素子分離領域３の所要面積が増大す
る難点がある。又このＰＮ接合分離では逆バイアスを印
加して使用されるが、この際Ｐ 型素子領域３は通常接
地されるので、この領域に接する素子領域４のＮ型層は
常に正電位に保持する必要がある。これによシ素子領域
４内に形成される集積回路のバイアス回路は制約を受け
、例えば異なる導電製のトランジスタを形成する場合等
には極めて複雑なバイアス回路が必要になる。又ＰＮ接
合分離では一般に寄生素子が形成され易く１例えば素子
領域４に第５図のごとくペース層６．エミツタ層７、コ
レクタ電極点８を設けてＮＰＮ ）ランジスタを形成し
た場合、前記ベース層をエミッタ、Ｎ型島領域及びＮ埋
め込み層をペースＰ型基板１をコレクタとする寄生トラ
ンジスタができる。
次に第６図に絶縁体による素子分離法の従来例の１つを
示す。
示す。
Ｎ型半導体９、Ｎ埋め込み層１０からなる素子領域は、
酸化シリコン膜１ノ及び多結晶シリコン層１２により分
離保持された島領域を形成している。この方式は前記Ｐ
Ｎ接合分離に必要な逆バイアス回路が不要であシ、又寄
生素子による制約が少ない等の利点がある。しかしこの
方式では基板を多結晶シリコンで構成する形態となるの
で、非常に厚い基板が必要となり、経済性に不利であシ
、又、この半導体基板の一面は絶縁されているため、こ
れを電流退路として使用することができない。
酸化シリコン膜１ノ及び多結晶シリコン層１２により分
離保持された島領域を形成している。この方式は前記Ｐ
Ｎ接合分離に必要な逆バイアス回路が不要であシ、又寄
生素子による制約が少ない等の利点がある。しかしこの
方式では基板を多結晶シリコンで構成する形態となるの
で、非常に厚い基板が必要となり、経済性に不利であシ
、又、この半導体基板の一面は絶縁されているため、こ
れを電流退路として使用することができない。
（発明が解決しようとする問題点）
前記２種類の素子分離技術の構造的、経済的な欠点を改
善するものとしてシリコンウエノ・−接着技術がある。
善するものとしてシリコンウエノ・−接着技術がある。
第７図にこのウエノ・−接着技術を用いた素子分離構造
の一例を示す。Ｎｕ半導体１３とＮ型半導体１４表面に
それぞれ鏡面の絶縁膜１５，１６を形成したのちに接着
をし、Ｎ型半導体１３を所定の厚さに研摩する。そして
、このＮ型半導体１３の表面の一部に少なくとも絶縁膜
１５にとどく食刻部を形成し、前記食刻部内面に絶縁膜
１７を形成したのちに多結晶シリコン１８を堆積させる
ことによって素子領域１９を得る。
の一例を示す。Ｎｕ半導体１３とＮ型半導体１４表面に
それぞれ鏡面の絶縁膜１５，１６を形成したのちに接着
をし、Ｎ型半導体１３を所定の厚さに研摩する。そして
、このＮ型半導体１３の表面の一部に少なくとも絶縁膜
１５にとどく食刻部を形成し、前記食刻部内面に絶縁膜
１７を形成したのちに多結晶シリコン１８を堆積させる
ことによって素子領域１９を得る。
この接着技術を用いた素子分離構造は寄生効果が少なく
経済的にも安価であるという利点を持っている。また、
裏面のＮ型シリコンの熱伝導率が大きいので、この基板
に大電力の素子を形成する場合には特に好都合である。
経済的にも安価であるという利点を持っている。また、
裏面のＮ型シリコンの熱伝導率が大きいので、この基板
に大電力の素子を形成する場合には特に好都合である。
しかし、この素子分離領域にＮＰＮ ）ランジスタを形
成した場合、Ｎの埋め込み層がない為にコレクタ抵抗が
増大し、飽和電圧が大きくなってしまうという欠点を持
っている。
成した場合、Ｎの埋め込み層がない為にコレクタ抵抗が
増大し、飽和電圧が大きくなってしまうという欠点を持
っている。
本発明の目的は、絶縁膜を介して２つの半導体基板を接
着して得られる絶縁物分離基板（複合半導体基板）にお
いて、基板と同一導電性の高濃度埋め込み層を具備した
構造の半導体装置を提供するものである。
着して得られる絶縁物分離基板（複合半導体基板）にお
いて、基板と同一導電性の高濃度埋め込み層を具備した
構造の半導体装置を提供するものである。
（問題点を改善するための手段と作用）本発明の半導体
装置は、あらかじめ接着面部に高濃度領域を形成してお
いた基板を、他の基板とウェハー接着技術を用いて絶縁
膜を介して接着することにより得られる。特に、この基
板上にパイＩ−ラトランジスタを形成する場合、上記高
濃度領域を有することにより、従来の接着型絶縁体分離
基板に比べて、コレクタ抵抗を著しく低下させる効果を
持つ等の利点がある。
装置は、あらかじめ接着面部に高濃度領域を形成してお
いた基板を、他の基板とウェハー接着技術を用いて絶縁
膜を介して接着することにより得られる。特に、この基
板上にパイＩ−ラトランジスタを形成する場合、上記高
濃度領域を有することにより、従来の接着型絶縁体分離
基板に比べて、コレクタ抵抗を著しく低下させる効果を
持つ等の利点がある。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の半導体装置の製造工程の一例であシ、ま
ず第１図（４）に示すようにＮ型シリコンの第１半導体
基板２００表面粗さ５００１以下の鏡面に仕上げられた
被接合面２ノに熱酸化膜２２を形成し、公知の写真食刻
技術を用いることによって前記熱酸化膜２２を食刻し、
Ｎ型シリコン基板２０の被接合面２ノの一部を露出させ
る。
図は同実施例の半導体装置の製造工程の一例であシ、ま
ず第１図（４）に示すようにＮ型シリコンの第１半導体
基板２００表面粗さ５００１以下の鏡面に仕上げられた
被接合面２ノに熱酸化膜２２を形成し、公知の写真食刻
技術を用いることによって前記熱酸化膜２２を食刻し、
Ｎ型シリコン基板２０の被接合面２ノの一部を露出させ
る。
次に前記Ｎ型シリコン基板２０の被接合面２１にたとえ
ば公知のイオン注入法を用いて砒素を加速電圧４０ ｋ
Ｖで５×１０１５ｍ−２注入することによって、Ｎ＋型
シリコン層２３を形成する。前記Ｎ＋型シリコン層２３
を形成する場合に砒素またはアンチモンの熱拡散法を用
いてもよい。次に第１図（Ｂ）に示すように熱酸化膜２
２を除去した第１半導体基板２０の被接合部２１と、Ｎ
型シリコンの第２半導体基板２４０表面粗さ５００１以
下の鏡面に仕上げられた被接合面２５に、十分に清浄な
雰囲気中で熱酸化膜（絶縁膜）２６．２７を約ｌＮＬ程
度形成する。次に十分に清浄な雰囲気中で第１半導体２
０の被接合面２１に形成された熱酸化膜２６と、第２半
導体２４の被接合面２５に形成された熱酸化膜２７を密
着し、熱処理を行なうことによって第１図（Ｃ）に示す
ように酸化膜（絶縁膜）２６゜２７が一体化したことに
よ多形成された酸化膜（絶縁膜）２８を介して強固に鏡
面接合した複合基板が得られる。この複合基板の第１半
導体基板２０側の面を研摩し、この複合基板上に形成す
る素子の耐圧に応じて第一半導体基板２０の厚さａを調
整する。更に第１図（Ｑに示す複合基板に素子分離技術
を適用し、第１図（Ｄ）に示す望ましい実施態様の絶縁
体分離基板を得る。この実施例では２０＃Ｌ厚の第一半
導体基板２０の表面よりＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）法によって幅４〜５μｍの−続
きの溝を少なくとも酸化膜２８の部分まで形成し、次に
溝の内面に酸化膜２９を形成する。
ば公知のイオン注入法を用いて砒素を加速電圧４０ ｋ
Ｖで５×１０１５ｍ−２注入することによって、Ｎ＋型
シリコン層２３を形成する。前記Ｎ＋型シリコン層２３
を形成する場合に砒素またはアンチモンの熱拡散法を用
いてもよい。次に第１図（Ｂ）に示すように熱酸化膜２
２を除去した第１半導体基板２０の被接合部２１と、Ｎ
型シリコンの第２半導体基板２４０表面粗さ５００１以
下の鏡面に仕上げられた被接合面２５に、十分に清浄な
雰囲気中で熱酸化膜（絶縁膜）２６．２７を約ｌＮＬ程
度形成する。次に十分に清浄な雰囲気中で第１半導体２
０の被接合面２１に形成された熱酸化膜２６と、第２半
導体２４の被接合面２５に形成された熱酸化膜２７を密
着し、熱処理を行なうことによって第１図（Ｃ）に示す
ように酸化膜（絶縁膜）２６゜２７が一体化したことに
よ多形成された酸化膜（絶縁膜）２８を介して強固に鏡
面接合した複合基板が得られる。この複合基板の第１半
導体基板２０側の面を研摩し、この複合基板上に形成す
る素子の耐圧に応じて第一半導体基板２０の厚さａを調
整する。更に第１図（Ｑに示す複合基板に素子分離技術
を適用し、第１図（Ｄ）に示す望ましい実施態様の絶縁
体分離基板を得る。この実施例では２０＃Ｌ厚の第一半
導体基板２０の表面よりＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）法によって幅４〜５μｍの−続
きの溝を少なくとも酸化膜２８の部分まで形成し、次に
溝の内面に酸化膜２９を形成する。
続いて多結晶シリコン３υを上記溝に堆積したのちに表
面を平坦化することによってＮ埋め込み層２３を具備し
た島領域３１が形成される。
面を平坦化することによってＮ埋め込み層２３を具備し
た島領域３１が形成される。
なお、所望によシ複数個の前記−続きの素子分離領域を
形成すれば、複数個の素子領域が得られる。又、実施例
では素子分離領域は、ＲＩＥを用いた誘電体分離法によ
り形成し素子分離領域に必要な面積の縮少を図ったが、
所望によりＰ型領域によるＰＮ接合分離法、メサエッチ
式の分離法を採用してもよい。また、基板全体に高濃度
埋め込み層を形成したい場合には、さらに工程は簡単に
なシ、Ｎ高濃度領域を形成する際の写真食刻工程を省く
ことができる。第２図（Ａ）Ｋ全面Ｎ高濃度埋め込み領
域を持つ本発明の基板を示す。また、第２図（Ｂ）に前
記基板に素子分離技術を適用した例を示す。またこの基
板に縦型の・臂ワー素子を形成する場合には第１図（Ｃ
’）の基板の表面から少なくともＮ＋型半導体２４にと
どく食刻部を形成した後に、所望の不純物濃度のシリコ
ン層をエピタキシャル成長させた後、表面を平坦化し、
前記の素子分離工程を行なえばよい。第３図にパワーＭ
Ｏ８ＦＥＴとＮＰＮ ）ランジスタとＣ−ＭＯＳを前記
基板上に形成した例を示す。第３図中３２はＮＰＮ ）
ランジスタのエミッタ、３３はｅＮ ）ランジスタのペ
ース、３４はＮＰＮ ）ランジスタのコレクタ、３５は
ＮチャネルＭＯＳ ）ランジスタのソース、３６はＮチ
ャネルＭＯＳ ）−ｙンジスタのｙ−ト、３７はＮチャ
ネルＭＯＳトラン・ゾスタのドレイン、３８はＰチャネ
ルＭＯ８）ランジスタのソース、３９はＰチャネルＭＯ
Ｓトランジスタのダート、４０はＰチャネルＭＯ８）ラ
ン・ゾスタのドレイン、４１はノぐツーＭＯＳトランジ
スタのソース、４２はノぐワ−ＭＯ８）ランジスタのダ
ート、４３はエピタキシャル層、４４ハ裏面電極（）ぐ
ワーＭＯ８）ランジスタのドレイン）、４５は絶縁膜で
ある。また、本実施例ではＮ型基板にＮ型埋め込み層を
形成する場合について述べたが、Ｐ型基板にＰ型埋め込
み層を形成することも容易であることは明らかである。
形成すれば、複数個の素子領域が得られる。又、実施例
では素子分離領域は、ＲＩＥを用いた誘電体分離法によ
り形成し素子分離領域に必要な面積の縮少を図ったが、
所望によりＰ型領域によるＰＮ接合分離法、メサエッチ
式の分離法を採用してもよい。また、基板全体に高濃度
埋め込み層を形成したい場合には、さらに工程は簡単に
なシ、Ｎ高濃度領域を形成する際の写真食刻工程を省く
ことができる。第２図（Ａ）Ｋ全面Ｎ高濃度埋め込み領
域を持つ本発明の基板を示す。また、第２図（Ｂ）に前
記基板に素子分離技術を適用した例を示す。またこの基
板に縦型の・臂ワー素子を形成する場合には第１図（Ｃ
’）の基板の表面から少なくともＮ＋型半導体２４にと
どく食刻部を形成した後に、所望の不純物濃度のシリコ
ン層をエピタキシャル成長させた後、表面を平坦化し、
前記の素子分離工程を行なえばよい。第３図にパワーＭ
Ｏ８ＦＥＴとＮＰＮ ）ランジスタとＣ−ＭＯＳを前記
基板上に形成した例を示す。第３図中３２はＮＰＮ ）
ランジスタのエミッタ、３３はｅＮ ）ランジスタのペ
ース、３４はＮＰＮ ）ランジスタのコレクタ、３５は
ＮチャネルＭＯＳ ）ランジスタのソース、３６はＮチ
ャネルＭＯＳ ）−ｙンジスタのｙ−ト、３７はＮチャ
ネルＭＯＳトラン・ゾスタのドレイン、３８はＰチャネ
ルＭＯ８）ランジスタのソース、３９はＰチャネルＭＯ
Ｓトランジスタのダート、４０はＰチャネルＭＯ８）ラ
ン・ゾスタのドレイン、４１はノぐツーＭＯＳトランジ
スタのソース、４２はノぐワ−ＭＯ８）ランジスタのダ
ート、４３はエピタキシャル層、４４ハ裏面電極（）ぐ
ワーＭＯ８）ランジスタのドレイン）、４５は絶縁膜で
ある。また、本実施例ではＮ型基板にＮ型埋め込み層を
形成する場合について述べたが、Ｐ型基板にＰ型埋め込
み層を形成することも容易であることは明らかである。
また、本実施例では、第１半導体基板と第２半導体基板
の両方に絶縁膜が存在する状態で接着を行なっているが
、どちらか一方の半導体基板のみに絶縁膜が存在し、他
方には絶縁膜が存在しない場合にも接着は可能であり、
上記方法によっても本発明の半導体装置の構造が実現で
きる。
の両方に絶縁膜が存在する状態で接着を行なっているが
、どちらか一方の半導体基板のみに絶縁膜が存在し、他
方には絶縁膜が存在しない場合にも接着は可能であり、
上記方法によっても本発明の半導体装置の構造が実現で
きる。
［発明の効果］
以上、詳述したように本発明による半導体基板を用いる
ことによって、従来の接着法による絶縁体分離基板の問
題点であったバイポーラトランジスタの飽和特性を改善
することができる。また高価なエピタキシャル工程を用
いないので、経済的な長所は非常に太きい。そして本発
明の基板に絶縁体による素子分離技術を適用した場合、
ＣＭＯ８トランジスタのラッチアップを防止すること
もできる。また、裏面のＮ型シリコンの熱伝導率が大き
いので、大電力の素子を形成する場合にも有利である。
ことによって、従来の接着法による絶縁体分離基板の問
題点であったバイポーラトランジスタの飽和特性を改善
することができる。また高価なエピタキシャル工程を用
いないので、経済的な長所は非常に太きい。そして本発
明の基板に絶縁体による素子分離技術を適用した場合、
ＣＭＯ８トランジスタのラッチアップを防止すること
もできる。また、裏面のＮ型シリコンの熱伝導率が大き
いので、大電力の素子を形成する場合にも有利である。
さらには裏面を電流通路としても使用できるので、縦型
の大電力素子と制御用のバイポーラ及びＣＭＯ８ＩＣを
組み合わせたパワーＩＣ用の基板として非常に有効であ
る。
の大電力素子と制御用のバイポーラ及びＣＭＯ８ＩＣを
組み合わせたパワーＩＣ用の基板として非常に有効であ
る。
第１図は本発明の一実施例の製造工程図、第２図は本発
明の他の実施例の断面図、第３図は本発明の更に異なる
実施例の断面図、第４図ないし第７図は従来装置の断面
図である。 ２０・・・Ｎ型第１半導体基板、２２・・・酸化膜、２
３・・・Ｎ 型シリコン層、２４・・・Ｎ 型第２半導
体基板、２６．２７・・・酸化膜、２８・・・酸化膜、
２９・・・酸化膜、３０・・・多結晶シリコン、３１・
・・Ｎ型島領域。
明の他の実施例の断面図、第３図は本発明の更に異なる
実施例の断面図、第４図ないし第７図は従来装置の断面
図である。 ２０・・・Ｎ型第１半導体基板、２２・・・酸化膜、２
３・・・Ｎ 型シリコン層、２４・・・Ｎ 型第２半導
体基板、２６．２７・・・酸化膜、２８・・・酸化膜、
２９・・・酸化膜、３０・・・多結晶シリコン、３１・
・・Ｎ型島領域。
Claims (5)
- （１）第１半導体基板の一つの主面と第２半導体基板の
一つの主面を、絶縁体を介して直接接合してなる複合半
導体基板を設け、前記第１半導体基板の前記接合面側の
領域に第１半導体基板と同一導電型でそれより高濃度の
領域を具備したことを特徴とする半導体装置。 - （２）前記第１半導体基板は誘電体分離で複数の領域に
分離されることを特徴とする特許請求の範囲第１項に記
載の半導体装置。 - （３）前記第１半導体基板はＰＮ接合分離で複数の領域
に分離されることを特徴とする特許請求の範囲第１項に
記載の半導体装置。 - （４）前記第１半導体基板はメサエッチによる分離で複
数の領域に分離されることを特徴とする特許請求の範囲
第１項に記載の半導体装置。 - （５）前記複合半導体基板の選択された個所で前記第１
半導体基板と第２半導体基板を連通し、パワー素子を形
成することを特徴とする特許請求の範囲第１項に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17831786A JPS6334949A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17831786A JPS6334949A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334949A true JPS6334949A (ja) | 1988-02-15 |
Family
ID=16046366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17831786A Pending JPS6334949A (ja) | 1986-07-29 | 1986-07-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02262359A (ja) * | 1989-04-03 | 1990-10-25 | Takehide Shirato | 半導体装置 |
| US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
| FR2775831A1 (fr) * | 1998-03-05 | 1999-09-03 | Ind Tech Res Inst | Tranche soi ayant une couche enterree |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502357A (ja) * | 1973-05-16 | 1975-01-10 | ||
| JPS53146579A (en) * | 1977-05-27 | 1978-12-20 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-07-29 JP JP17831786A patent/JPS6334949A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502357A (ja) * | 1973-05-16 | 1975-01-10 | ||
| JPS53146579A (en) * | 1977-05-27 | 1978-12-20 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
| JPH02262359A (ja) * | 1989-04-03 | 1990-10-25 | Takehide Shirato | 半導体装置 |
| FR2775831A1 (fr) * | 1998-03-05 | 1999-09-03 | Ind Tech Res Inst | Tranche soi ayant une couche enterree |
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