JPS633514A - 分周器 - Google Patents
分周器Info
- Publication number
- JPS633514A JPS633514A JP14779886A JP14779886A JPS633514A JP S633514 A JPS633514 A JP S633514A JP 14779886 A JP14779886 A JP 14779886A JP 14779886 A JP14779886 A JP 14779886A JP S633514 A JPS633514 A JP S633514A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- frequency
- divided
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野〕
本発明は、クロックの分周器に関するものである。
〔従来例］
従来この種の装着は、ワンチップ化が進んでおり、プロ
グラマブルに分周率を可変出来るものが多く出ているが
、現在多く出ている分周器（プログラマブルインタ゛パ
ル・タイマ等）は全ての奇数分周を行う時にはデユーテ
ィ比が５０％にならない。ここで５０％デユーティの波
形を得る為には、２倍の周波数を奇数分周行った後に２
分周を行うなどの構成を取らねばらなず、発振器等旧別
に回路を構成しなければならなかった。また、外部から
人力されるクロックを分周して使用する場合には、奇数
分周を行うと正確なデユーティ５０％のクロックを得る
事が出来ないなどの難点があった。
グラマブルに分周率を可変出来るものが多く出ているが
、現在多く出ている分周器（プログラマブルインタ゛パ
ル・タイマ等）は全ての奇数分周を行う時にはデユーテ
ィ比が５０％にならない。ここで５０％デユーティの波
形を得る為には、２倍の周波数を奇数分周行った後に２
分周を行うなどの構成を取らねばらなず、発振器等旧別
に回路を構成しなければならなかった。また、外部から
人力されるクロックを分周して使用する場合には、奇数
分周を行うと正確なデユーティ５０％のクロックを得る
事が出来ないなどの難点があった。
［目 的］
本発明の目的は上記従来例の欠点を除去するとともに、
デユーティ５０％の分周波形を供給する事が出来る分周
器を提倶することにある。
デユーティ５０％の分周波形を供給する事が出来る分周
器を提倶することにある。
［実施例］
以下図面を参照して本発明の一実施例を詳細に説明する
。第１図°は木実施例の回路図である。ここで１．２は
バイナリカウンタてあり、カウンタ２にはインバータ３
により反転されたクロックか人力され、カウンタ１より
半クロツク分遅れてカウントを行う。このカウンタ１と
２は、同朋して動作しなくてはならない為に、リセット
信号を入力すると、互いにクリアされその後にカウント
をしはじめる。４及び５のＣＲ及びＡＮＤ１３゜ＮＡＮ
ＤＩ １は、本実施例中で示す奇数分周率を決める為の
スイッチとして用いられ、これらの出力のＡＮＤＩＯに
よりカウンタをロードしている。ここでＮＡＮＤＩＩを
ハイにしＯＲ４，５及びＡＮＤ１３をローにすると、１
．２の両カウンタは２までカウントすると°゛Ｏ”にロ
ードされる。この時のカウンタ１のＱａ比出力カウンタ
２のＱＡ比出力０Ｒ１５をとるとデユーティ５０％の３
分周クロックが得られる。またＮＡＮＤＩＩをロー、Ａ
ＮＤ１３及びＯＲ５をハイにしオンにし、両カウンタ１
．２のＱｃ比出力ＯＲ７をとると、デユーティ５０％の
５分周クロックが得られ、又、ＮＡＮＤＩ １をロー、
ＯＲ４，５共にロー、ＡＮＤ１３をハイにし、Ｑｃ比出
力ＡＮＤをとると、デユーティ５０％の７分周クロック
が得られる。次にＯＲ４，５をハイ、ＡＮＤ１３、ＮＡ
ＮＤＩＩをローにすると、ＮＡＮＤ６及び１１はハイを
出力し続ける為にカウンタ１．２のＱ０出力がハイにな
り、そのインバータ１４出力がローになるまでロードが
行われないので、両カウンタ１，２はＯ〜８までカウン
トし続ける。この時のカウンタ１のＱｌ）出力とカウン
タ２のＱｃ比出力ＯＲを取るとデユーティ５０％の９分
周クロックが得られる。以上述べた出力はデコーダー１
２により２ Ｂｉｔの入力データでコントロールされ得
られる。次に実際の動作について説明する。
。第１図°は木実施例の回路図である。ここで１．２は
バイナリカウンタてあり、カウンタ２にはインバータ３
により反転されたクロックか人力され、カウンタ１より
半クロツク分遅れてカウントを行う。このカウンタ１と
２は、同朋して動作しなくてはならない為に、リセット
信号を入力すると、互いにクリアされその後にカウント
をしはじめる。４及び５のＣＲ及びＡＮＤ１３゜ＮＡＮ
ＤＩ １は、本実施例中で示す奇数分周率を決める為の
スイッチとして用いられ、これらの出力のＡＮＤＩＯに
よりカウンタをロードしている。ここでＮＡＮＤＩＩを
ハイにしＯＲ４，５及びＡＮＤ１３をローにすると、１
．２の両カウンタは２までカウントすると°゛Ｏ”にロ
ードされる。この時のカウンタ１のＱａ比出力カウンタ
２のＱＡ比出力０Ｒ１５をとるとデユーティ５０％の３
分周クロックが得られる。またＮＡＮＤＩＩをロー、Ａ
ＮＤ１３及びＯＲ５をハイにしオンにし、両カウンタ１
．２のＱｃ比出力ＯＲ７をとると、デユーティ５０％の
５分周クロックが得られ、又、ＮＡＮＤＩ １をロー、
ＯＲ４，５共にロー、ＡＮＤ１３をハイにし、Ｑｃ比出
力ＡＮＤをとると、デユーティ５０％の７分周クロック
が得られる。次にＯＲ４，５をハイ、ＡＮＤ１３、ＮＡ
ＮＤＩＩをローにすると、ＮＡＮＤ６及び１１はハイを
出力し続ける為にカウンタ１．２のＱ０出力がハイにな
り、そのインバータ１４出力がローになるまでロードが
行われないので、両カウンタ１，２はＯ〜８までカウン
トし続ける。この時のカウンタ１のＱｌ）出力とカウン
タ２のＱｃ比出力ＯＲを取るとデユーティ５０％の９分
周クロックが得られる。以上述べた出力はデコーダー１
２により２ Ｂｉｔの入力データでコントロールされ得
られる。次に実際の動作について説明する。
第２図、第３図に実際のタイムチャートを示す。１６は
基準となるクロックで１７．１８゜１９．２５はカウン
タ１の出力、２０はＣＬＫ１６の反転入力、２１，２２
，２３．２６はカウンタ２の出力であり、２４はセレク
タ１１から出される出力である。１−ａは５分周にセッ
トした時のＱ。ｕｔ２７の８力を示す。ここで、カウン
タ１．２は５までカウントすると１をロードする。
基準となるクロックで１７．１８゜１９．２５はカウン
タ１の出力、２０はＣＬＫ１６の反転入力、２１，２２
，２３．２６はカウンタ２の出力であり、２４はセレク
タ１１から出される出力である。１−ａは５分周にセッ
トした時のＱ。ｕｔ２７の８力を示す。ここで、カウン
タ１．２は５までカウントすると１をロードする。
この時のカウンタ１のＱｃ出力１９とカウンタ２のＱｃ
出力２３、ＯＲを取るとデユーティ５０％の５分周出力
Ｑ。ｕｔ２７の波形が得られる。１−ｂは７分周にセッ
トした時のＱ。ｕｔ２７の出力を示す。ここで、カウン
タ１．２は７までカウントするとロードがかが９１をセ
ットし再びカウントをはじめる。この時のカウンタ１の
Ｑｃ出力１９とカウンタ２のＱ、出力２３のＡＮＤを取
ると、デユーティ５０％の７分周出力Ｑ。ｕｔ２７の波
形が得られる。この５分周及び゛７分周は、ロードの時
には１がロードされている。第３図では３分周及び９分
周をアクセスした時の出力波形を示す。
出力２３、ＯＲを取るとデユーティ５０％の５分周出力
Ｑ。ｕｔ２７の波形が得られる。１−ｂは７分周にセッ
トした時のＱ。ｕｔ２７の出力を示す。ここで、カウン
タ１．２は７までカウントするとロードがかが９１をセ
ットし再びカウントをはじめる。この時のカウンタ１の
Ｑｃ出力１９とカウンタ２のＱ、出力２３のＡＮＤを取
ると、デユーティ５０％の７分周出力Ｑ。ｕｔ２７の波
形が得られる。この５分周及び゛７分周は、ロードの時
には１がロードされている。第３図では３分周及び９分
周をアクセスした時の出力波形を示す。
この時のロード時の設定値は０になっている。まず１−
ｃは３分周時のＱ。ｕ、２７の出力で、カウンタ１，２
は２までカウントするとロードする。
ｃは３分周時のＱ。ｕ、２７の出力で、カウンタ１，２
は２までカウントするとロードする。
この時のカウンタ１のＱＢ ＋８出力とカウンタ２のＱ
Ａ２１出力のＯＲＩ ５を取るとデユーティ５０％の３
分周圧力Ｑ。ｕｔ２７の波形が得られる。また１−Ｄで
は９分周時のＱ。ｕｔ２７の出力を示す。ここてはカウ
ンタ１，２は８まてカウントしロードする。この時のカ
ウンタ１のＱｏ出力２５とカウンタ２のＱｃ出力２３の
ＡＮＤを取る事によりデユーティ５０％の９分周出力Ｑ
。ｕｔ２７の波形を得ている。
Ａ２１出力のＯＲＩ ５を取るとデユーティ５０％の３
分周圧力Ｑ。ｕｔ２７の波形が得られる。また１−Ｄで
は９分周時のＱ。ｕｔ２７の出力を示す。ここてはカウ
ンタ１，２は８まてカウントしロードする。この時のカ
ウンタ１のＱｏ出力２５とカウンタ２のＱｃ出力２３の
ＡＮＤを取る事によりデユーティ５０％の９分周出力Ｑ
。ｕｔ２７の波形を得ている。
尚、本実施例においては、３分周、５分周、７分周、９
分周回路を一つにまとめているが、この回路を分離構成
する事により１５分周、２１分周、２７分周等の分周率
の高い奇数分周が可能となる。また、本実施例では、分
周器にかぎっているが、この２つのカウンタに逆のクロ
ックを与える事により、認意の波形を作り出す事も可能
となる。
分周回路を一つにまとめているが、この回路を分離構成
する事により１５分周、２１分周、２７分周等の分周率
の高い奇数分周が可能となる。また、本実施例では、分
周器にかぎっているが、この２つのカウンタに逆のクロ
ックを与える事により、認意の波形を作り出す事も可能
となる。
以上実施例ではカウンタを用いているが、これはフリッ
プフロップなどを用いる事によって可能である。
プフロップなどを用いる事によって可能である。
次に本発明の他の実施例について第４図、第５図、第６
図に基づいて説明する。第４図は他の実施例の回路図で
ある。ここで５１．５２及び６０はバイナリカウンタで
あり、カウンタ５２にはインバータ５３により反転され
たクロックが人力され、カウンタ５１より半クロツク分
遅れてカウントを行う。このカウンタ５１と５２は、同
期して動作しなくてはならない為に、リセット信号を入
力すると互いにクリアされその後にカウントをしはじめ
る。５４及び５５のＯＲは、他の実施例中で示す奇数分
周率を決める為のスイッチとして用いられ、この出力の
ＮＡＮＤ５６によりカウンタをロードしている。０Ｒ５
５をハイにしオンにし、両カウンタ５１．５２のＱ。出
力の０Ｒ５７をとると、デユーティ５０％の５分周クロ
ックが得られ、又、０Ｒ５４，５５共にローにし、Ｑｃ
比出力ＡＮＤをとると、デユーティ５０％の７分周クロ
ックが得られる。０Ｒ５４をハイにすると６分周出力が
得られる。ここで、この６分周出力は１つのカウンタ５
１のみで得られるが、前述の通り２つのカウンタの同期
を取る為に、カウンタ５２にも同様に０Ｒ５４を入れて
いる。以上述べた分周されたクロック及び基準のクロッ
クはセレクタ５９に人力され、その中で選ばれたりψツ
クのみか出力される。このセレクタ５９の出力は非同期
カウンタ６０及び出力セレクタ６１に入力される。ここ
でセレクタ６１に人力されたクロックはデコーダ６２で
選ばれ、セレクタ５９からの出力をそのままＱ。ｕｔ６
３より出力出来る。またカウンタ６０に入力されたクロ
ックは、カウンタ６０内で分周されてデコーダ６２に従
ってその分周率のクロックをＱ。ｕｔ６３から出力する
。デコーダ６２は８Ｂｉｔデータバスに接続され、バス
上でクロックの分周率を決める事が出来る。
図に基づいて説明する。第４図は他の実施例の回路図で
ある。ここで５１．５２及び６０はバイナリカウンタで
あり、カウンタ５２にはインバータ５３により反転され
たクロックが人力され、カウンタ５１より半クロツク分
遅れてカウントを行う。このカウンタ５１と５２は、同
期して動作しなくてはならない為に、リセット信号を入
力すると互いにクリアされその後にカウントをしはじめ
る。５４及び５５のＯＲは、他の実施例中で示す奇数分
周率を決める為のスイッチとして用いられ、この出力の
ＮＡＮＤ５６によりカウンタをロードしている。０Ｒ５
５をハイにしオンにし、両カウンタ５１．５２のＱ。出
力の０Ｒ５７をとると、デユーティ５０％の５分周クロ
ックが得られ、又、０Ｒ５４，５５共にローにし、Ｑｃ
比出力ＡＮＤをとると、デユーティ５０％の７分周クロ
ックが得られる。０Ｒ５４をハイにすると６分周出力が
得られる。ここで、この６分周出力は１つのカウンタ５
１のみで得られるが、前述の通り２つのカウンタの同期
を取る為に、カウンタ５２にも同様に０Ｒ５４を入れて
いる。以上述べた分周されたクロック及び基準のクロッ
クはセレクタ５９に人力され、その中で選ばれたりψツ
クのみか出力される。このセレクタ５９の出力は非同期
カウンタ６０及び出力セレクタ６１に入力される。ここ
でセレクタ６１に人力されたクロックはデコーダ６２で
選ばれ、セレクタ５９からの出力をそのままＱ。ｕｔ６
３より出力出来る。またカウンタ６０に入力されたクロ
ックは、カウンタ６０内で分周されてデコーダ６２に従
ってその分周率のクロックをＱ。ｕｔ６３から出力する
。デコーダ６２は８Ｂｉｔデータバスに接続され、バス
上でクロックの分周率を決める事が出来る。
第５図、第６図に実際のタイムチャートを示す。６４は
基準となるクロックで６５．６６゜６７はカウンタ５１
の出力、６８はＣＬＫ６４の反転入力、６９，７０．７
１はカウンタ５２の出力であり、７２はセレクタ６１か
ら出される出力である。２−ａは５分周にセットした時
のＱ。、Ｊｔ７２の出力を示す。ここで、カウンタ５１
，５２は５までカウントすると１をロードする。この時
のカウンタ５１のＱ。出力６７とカウンタ５２のＱｃ出
カフ１のＯＲを取るとデユーティ５０％の５分周出力Ｑ
。ｕｔ７２の波形が得られる。２−ｂは７分周にセット
した時のＱ。ｕｔ７２の出力を示す。ここでカウンタ５
１．５２は７までカウントするとロードがかかり１をセ
ットし再びカウントをはじめる。この時のカウンタ５１
のＱｃ出力６７とカウンタ２のＱｃ出カフ１のＡ Ｎ
Ｄを取るとデユーティ５０％の７分周出力Ｑ。ｕｔ７２
の波形が得られる。２−ｃはデユーティ５０％の６分周
出力Ｑ。ｕｔ７２０波形を示す。第６図はセレクタ５９
がクロック６４を選択した時のカウンタ６０の出力波形
の一部である。７３，７４．７５はデコーダ６２を切換
えた時のポイントを示す。
基準となるクロックで６５．６６゜６７はカウンタ５１
の出力、６８はＣＬＫ６４の反転入力、６９，７０．７
１はカウンタ５２の出力であり、７２はセレクタ６１か
ら出される出力である。２−ａは５分周にセットした時
のＱ。、Ｊｔ７２の出力を示す。ここで、カウンタ５１
，５２は５までカウントすると１をロードする。この時
のカウンタ５１のＱ。出力６７とカウンタ５２のＱｃ出
カフ１のＯＲを取るとデユーティ５０％の５分周出力Ｑ
。ｕｔ７２の波形が得られる。２−ｂは７分周にセット
した時のＱ。ｕｔ７２の出力を示す。ここでカウンタ５
１．５２は７までカウントするとロードがかかり１をセ
ットし再びカウントをはじめる。この時のカウンタ５１
のＱｃ出力６７とカウンタ２のＱｃ出カフ１のＡ Ｎ
Ｄを取るとデユーティ５０％の７分周出力Ｑ。ｕｔ７２
の波形が得られる。２−ｃはデユーティ５０％の６分周
出力Ｑ。ｕｔ７２０波形を示す。第６図はセレクタ５９
がクロック６４を選択した時のカウンタ６０の出力波形
の一部である。７３，７４．７５はデコーダ６２を切換
えた時のポイントを示す。
ここで７３は４分周出力から２分周出力に切換えたポイ
ントであり、７４は２分周から８分周に切換えたポイン
ト７５は８分周から１６分周に切換えたポイントである
。ここでクロック６４をすでに分周されたクロックを人
力すると、その人力クロックの５２．５４，５８．６６
分周の波形が取れる。この様にしてセレクタ５９とセレ
クタ６１の組合わせを変える事により、多数の分周クロ
ックが得られる。
ントであり、７４は２分周から８分周に切換えたポイン
ト７５は８分周から１６分周に切換えたポイントである
。ここでクロック６４をすでに分周されたクロックを人
力すると、その人力クロックの５２．５４，５８．６６
分周の波形が取れる。この様にしてセレクタ５９とセレ
クタ６１の組合わせを変える事により、多数の分周クロ
ックが得られる。
又、他の実施例も本実施例の場合と同様に、５分周、６
分周、７分周回路を一つにまとめているが、この回路を
分離して構成する事により３５分周、４２分周、７０分
周等の分周クロックが得られる。また、今回はカウンタ
を基本に構成しているが、フリップフロップによりカウ
ンタを構成しても良い。
分周、７分周回路を一つにまとめているが、この回路を
分離して構成する事により３５分周、４２分周、７０分
周等の分周クロックが得られる。また、今回はカウンタ
を基本に構成しているが、フリップフロップによりカウ
ンタを構成しても良い。
Ｅ効 果コ
以上説明した様に、２個のカウンタにそれぞれ反転した
クロックを入力し、その互いの出力を組合わせる事によ
り、正確なデユーティ５０％の奇数分周波形を得られる
事になった。
クロックを入力し、その互いの出力を組合わせる事によ
り、正確なデユーティ５０％の奇数分周波形を得られる
事になった。
蔦１図は本実施例の可変奇数分周回路図、第２図、第３
図は第１図のタイムチャート図、第４図は他の実施例の
可変分周回路図、第５図、第６図は他の実施例のタイム
チャート図である。 １．２はバイナリ−カウンタ、３はインバータ、４，５
，６，１０，１１，１３．１４はカウンタ１，２をロー
トするタイミングを作る為のゲート、７，８，１５．１
６はそれぞれの分周波形を取る為のゲート、９はセレク
タ、１２はデコーグ、１６は人力クロック、２０は反転
クロック、１７，１８，１９．２５はカウンタ１の出力
、２１．２２，２３．２６はカウンタ２の出力、２７は
外部に出力される波形を示す。
図は第１図のタイムチャート図、第４図は他の実施例の
可変分周回路図、第５図、第６図は他の実施例のタイム
チャート図である。 １．２はバイナリ−カウンタ、３はインバータ、４，５
，６，１０，１１，１３．１４はカウンタ１，２をロー
トするタイミングを作る為のゲート、７，８，１５．１
６はそれぞれの分周波形を取る為のゲート、９はセレク
タ、１２はデコーグ、１６は人力クロック、２０は反転
クロック、１７，１８，１９．２５はカウンタ１の出力
、２１．２２，２３．２６はカウンタ２の出力、２７は
外部に出力される波形を示す。
Claims (1)
- 【特許請求の範囲】 クロックをカウントする第１のカウンタと、上記第１の
カウンタに入力されるクロックに対し反転したクロック
を入力する第２のカウンタと、 上記第１カウンタと上記第２カウンタからの出力の基づ
いて所定数に分周する手段を有することを特徴とする分
周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14779886A JPS633514A (ja) | 1986-06-23 | 1986-06-23 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14779886A JPS633514A (ja) | 1986-06-23 | 1986-06-23 | 分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633514A true JPS633514A (ja) | 1988-01-08 |
Family
ID=15438450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14779886A Pending JPS633514A (ja) | 1986-06-23 | 1986-06-23 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633514A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187217B2 (en) | 2004-05-21 | 2007-03-06 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
| JP2010087544A (ja) * | 2008-09-29 | 2010-04-15 | Fujitsu Microelectronics Ltd | 固体撮像素子 |
-
1986
- 1986-06-23 JP JP14779886A patent/JPS633514A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187217B2 (en) | 2004-05-21 | 2007-03-06 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
| JP2010087544A (ja) * | 2008-09-29 | 2010-04-15 | Fujitsu Microelectronics Ltd | 固体撮像素子 |
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