JPS633516A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS633516A JPS633516A JP61146630A JP14663086A JPS633516A JP S633516 A JPS633516 A JP S633516A JP 61146630 A JP61146630 A JP 61146630A JP 14663086 A JP14663086 A JP 14663086A JP S633516 A JPS633516 A JP S633516A
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- Japan
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- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野〉
本発明は、デジタル通信システムに使用される位相同期
回路に係り、特に伝送路を通過することにより波形の劣
化した信号からタイミング信号を高精度に抽出する位相
同期回路に関する。
回路に係り、特に伝送路を通過することにより波形の劣
化した信号からタイミング信号を高精度に抽出する位相
同期回路に関する。
（従来の技術）
一般にデジタル通信システムにおいては、送信側と受信
側とを伝送路で接続し、送信側から受信側にデジタル信
号を送ることにより通信を行っている。このようなデジ
タル通信システムの受信側では送られてくるデジタル信
号からタイミング信号を抽出する位相同期回路か必要で
ある。
側とを伝送路で接続し、送信側から受信側にデジタル信
号を送ることにより通信を行っている。このようなデジ
タル通信システムの受信側では送られてくるデジタル信
号からタイミング信号を抽出する位相同期回路か必要で
ある。
第９図は従来の位相同期回路の、構成を示すブロック図
である。同図に示すこの位相同期回路は、位相比較回路
１、ループフィルタ３、信号発生回路５および入力端子
７、出力端子９からなる。
である。同図に示すこの位相同期回路は、位相比較回路
１、ループフィルタ３、信号発生回路５および入力端子
７、出力端子９からなる。
位相比較回路１は、スライサ１１、立上り検出回路１３
、アンドゲート１５．１７、インバータ１９からなり、
入力端子７から入力される受信１言号と信号発生回路５
から出力される出力信号との位相を比較し、その位相差
に応じた制御信号をループフィルタ３に供給するもので
ある。入力端子７に入力された受信信号はスライサ１１
により矩形波信号に変換される。立上り検出回路１３は
波信号の立上りを検出し、立上りに応じた立上りパルス
を出力する。
、アンドゲート１５．１７、インバータ１９からなり、
入力端子７から入力される受信１言号と信号発生回路５
から出力される出力信号との位相を比較し、その位相差
に応じた制御信号をループフィルタ３に供給するもので
ある。入力端子７に入力された受信信号はスライサ１１
により矩形波信号に変換される。立上り検出回路１３は
波信号の立上りを検出し、立上りに応じた立上りパルス
を出力する。
ループフィルタ３は、双方向カウンタ２１とオアゲート
２３とがらなり、入力雑音の影響による位相比較回路１
の出力の細かい変動を除去するものである。双方向カウ
ンタ２１のアップ端子りＰには正制御信＠ Ｐ ＣＯか
入力され、ダウン端子Ｄ○〜ＶＮには負制御１８号ＮＧ
Ｏか加えられる。双方向カウンタ２１は、２Ｎ段のラン
ダムウオークフィルタからなり、この双方向カウンタ２
１の内容は初期状態においては初期］直Ｎにセットされ
ている。位相比較回路１から正制御信号ＰＣＯが双方向
カウンタ２１に加えられると双方向カウンタ２１はカウ
ントアツプし、位相比較回路１から負制御信号ＮＧＯか
双方向カウンタ２１に加えられると双方向カウンタ２１
はカウントダウンを行う。
２３とがらなり、入力雑音の影響による位相比較回路１
の出力の細かい変動を除去するものである。双方向カウ
ンタ２１のアップ端子りＰには正制御信＠ Ｐ ＣＯか
入力され、ダウン端子Ｄ○〜ＶＮには負制御１８号ＮＧ
Ｏか加えられる。双方向カウンタ２１は、２Ｎ段のラン
ダムウオークフィルタからなり、この双方向カウンタ２
１の内容は初期状態においては初期］直Ｎにセットされ
ている。位相比較回路１から正制御信号ＰＣＯが双方向
カウンタ２１に加えられると双方向カウンタ２１はカウ
ントアツプし、位相比較回路１から負制御信号ＮＧＯか
双方向カウンタ２１に加えられると双方向カウンタ２１
はカウントダウンを行う。
双方向カウンタ２１の内容が２Ｎに達すると、双方向カ
ウンタ２１から信号発生回路５に前進制御信号ＦＣＯが
加えられる。この前進制御信号ＦＣＯはオアゲート２３
を介して双方向カウンタ２１に加えられ、双方向カウン
タ２１の内容がＮにリセットされる。双方向カウンタ２
１の内容が“Ｑ′に達すると、双方向カウンタ２１から
後退制御信号ＢＣＯが信号発生回路５に加えられる。こ
の信号は同時にオアゲート２３を介して双方向カウンタ
２１に加えられ、双方向カウンタ２１の内容がＮにリセ
ットされる。
ウンタ２１から信号発生回路５に前進制御信号ＦＣＯが
加えられる。この前進制御信号ＦＣＯはオアゲート２３
を介して双方向カウンタ２１に加えられ、双方向カウン
タ２１の内容がＮにリセットされる。双方向カウンタ２
１の内容が“Ｑ′に達すると、双方向カウンタ２１から
後退制御信号ＢＣＯが信号発生回路５に加えられる。こ
の信号は同時にオアゲート２３を介して双方向カウンタ
２１に加えられ、双方向カウンタ２１の内容がＮにリセ
ットされる。
信号発生回路５は、固定クロック２５、パルス付加除去
回路２７、分周回路２９からなる。固定クロック２５は
基準クロック信号を発生する。パルス付加除去回路２７
は前進制御信号ＦＣＯが送られると基準クロック信号か
らパルスを１個付加して出力し、後退制御信号ＢＣＯが
送られると基準クロック信号からパルスを１個除去して
出力する。分周回路２９はパルス付加除去回路２７の出
力信号を１／Ｒに分周する。すなわち前進制御信号ＦＣ
Ｏが送られると基準クロック信号にパルスが１個付加さ
れた信号が１／Ｒに分周され分周回路２９の出力が３６
０°／Ｒだけ位相か進み、後退制御信号ＢＣＯが送られ
ると基準クロック信号からパルスが１個除去された信号
が１／Ｒに分周され分周回路２９の出力が３６０’／Ｒ
だけ位相が遅れる。分周回路２つの出力は出力端子９に
出力されるとともにアントゲート１５およびインバータ
１９に入力されフィードバック制御がなされる。
回路２７、分周回路２９からなる。固定クロック２５は
基準クロック信号を発生する。パルス付加除去回路２７
は前進制御信号ＦＣＯが送られると基準クロック信号か
らパルスを１個付加して出力し、後退制御信号ＢＣＯが
送られると基準クロック信号からパルスを１個除去して
出力する。分周回路２９はパルス付加除去回路２７の出
力信号を１／Ｒに分周する。すなわち前進制御信号ＦＣ
Ｏが送られると基準クロック信号にパルスが１個付加さ
れた信号が１／Ｒに分周され分周回路２９の出力が３６
０°／Ｒだけ位相か進み、後退制御信号ＢＣＯが送られ
ると基準クロック信号からパルスが１個除去された信号
が１／Ｒに分周され分周回路２９の出力が３６０’／Ｒ
だけ位相が遅れる。分周回路２つの出力は出力端子９に
出力されるとともにアントゲート１５およびインバータ
１９に入力されフィードバック制御がなされる。
（発明が解決しようとする問題点）
しかしなから上記した従来の位相同期回路では以下に示
すような問題が存在する。
すような問題が存在する。
第１０図および第１１図は位相比較回路１におけるスラ
イサ１１の入力（ｆｉ ＲＡ、立上り検出回路１３の出
力信号Ｂおよび出力端子９の出力信号Ｃの波形を示した
ものである。
イサ１１の入力（ｆｉ ＲＡ、立上り検出回路１３の出
力信号Ｂおよび出力端子９の出力信号Ｃの波形を示した
ものである。
リナわら入力端子７からスライサ１１に入力される入力
信号へは、伝送路において雑音が付加されたりあるい１
ま帯域制限により波形歪みを生じることがある。このた
め、第１０図（ａ）に示すよう（こ、スライサ１１に入
ツクされる信号の振幅か大きくなったり、第１１図（ａ
）に示すように、振幅が小さくなったりする場合かめる
。そしてこの場合、第１０図（Ｃ）および第１１図（Ｃ
）に示すように、位相の変動となり、出力信号Ｃにジッ
タを生じ、このジッタを生じた出力信号Ｃを識別回路の
タイミング信号として使用すると再収デジタル信号の特
性劣化をおこすという問題点があった。
信号へは、伝送路において雑音が付加されたりあるい１
ま帯域制限により波形歪みを生じることがある。このた
め、第１０図（ａ）に示すよう（こ、スライサ１１に入
ツクされる信号の振幅か大きくなったり、第１１図（ａ
）に示すように、振幅が小さくなったりする場合かめる
。そしてこの場合、第１０図（Ｃ）および第１１図（Ｃ
）に示すように、位相の変動となり、出力信号Ｃにジッ
タを生じ、このジッタを生じた出力信号Ｃを識別回路の
タイミング信号として使用すると再収デジタル信号の特
性劣化をおこすという問題点があった。
本発明はこのような問題点にＸみてなされたものでその
目的とするところは、出力信号のジッタを除去し、受信
信号から高い精度で夕・イミング１５号を抽出できる位
相同期回路を提供することにおる。
目的とするところは、出力信号のジッタを除去し、受信
信号から高い精度で夕・イミング１５号を抽出できる位
相同期回路を提供することにおる。
［発明の、開成］
（問題点を解決するための手段）
前記目的を達成するために本発明は、ループフィルタと
、このループフィルタから出力される制御信号により出
力信号の位相を変える信号発生回路と、受信信号と前記
信号発生回路の出力１言号とが入力され受信信号の１周
期間の波形面積を２等分する時刻に前記出力信号が立ち
上がり又は立ち下がるように前記ループフィルタに制御
信号を送る面積比較回路とを具備することを特徴とする
特（作用） 本発明の位相同期回路において、受信信号の１周期の波
形面積を２等分する時刻に出力信号の立ち上り又は立ち
下かりが来るようになるので、受信信号の振幅が大きい
場合でも小さい場合でも出力信号にジッタが生ずること
はない。
、このループフィルタから出力される制御信号により出
力信号の位相を変える信号発生回路と、受信信号と前記
信号発生回路の出力１言号とが入力され受信信号の１周
期間の波形面積を２等分する時刻に前記出力信号が立ち
上がり又は立ち下がるように前記ループフィルタに制御
信号を送る面積比較回路とを具備することを特徴とする
特（作用） 本発明の位相同期回路において、受信信号の１周期の波
形面積を２等分する時刻に出力信号の立ち上り又は立ち
下かりが来るようになるので、受信信号の振幅が大きい
場合でも小さい場合でも出力信号にジッタが生ずること
はない。
（実施例）
以下、図面に基ついて本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施ｉｌｌに係る位相同期回路の構
成ブロック図でおり、第９図に示す従来例と同一の機能
を果す要素にはそれと同一の符号を付し、重複する説明
を省略する。
成ブロック図でおり、第９図に示す従来例と同一の機能
を果す要素にはそれと同一の符号を付し、重複する説明
を省略する。
すなわち第１図に示すように、本実施例の位相同期回路
においては、従来例の第９図に示したものの位相比較回
路１に代えて面積比較回路３１を設けてなる。
においては、従来例の第９図に示したものの位相比較回
路１に代えて面積比較回路３１を設けてなる。
この面積比較回路３１は、スライサ１１、エクスクルシ
ブオアゲート３３、（灰抜３５とコンデンサ３７とがら
なるローパスフィルタ３９、コンパレータ４１、インバ
ータ４３、アンドゲート４５．４７とがらなる。
ブオアゲート３３、（灰抜３５とコンデンサ３７とがら
なるローパスフィルタ３９、コンパレータ４１、インバ
ータ４３、アンドゲート４５．４７とがらなる。
スライサ１１は受信信号を矩形波信号に変換する。エク
スクルシブオアゲート３３は、信号発生回路５の出力信
号Ｃが低電１之の区間ではその出力信号りの波形を信＠
Ｅのものとし、出力信号Ｃか高電位の区間ではその出力
信号りの波形を信号Ｆが反転したものとする。ローパス
フィルタ３９はエクスクルシブオアゲート３３の出力（
信号りを積分して平均化する。コンパレータ４１は、ロ
ーパスフィルタ３９の出力と基準電位Ｅｒｅｆとを比較
し、ループフィルタ４１の出力が基準電位Ｅｒｅｆより
大きいとぎはその出力が高レベルとなる。アン１−ゲー
ト４５はコンパレータ４１の出力が低レベルのときに開
き、アンドゲート４７はコンパレータ４１の出力が高レ
ベルのときに開く。
スクルシブオアゲート３３は、信号発生回路５の出力信
号Ｃが低電１之の区間ではその出力信号りの波形を信＠
Ｅのものとし、出力信号Ｃか高電位の区間ではその出力
信号りの波形を信号Ｆが反転したものとする。ローパス
フィルタ３９はエクスクルシブオアゲート３３の出力（
信号りを積分して平均化する。コンパレータ４１は、ロ
ーパスフィルタ３９の出力と基準電位Ｅｒｅｆとを比較
し、ループフィルタ４１の出力が基準電位Ｅｒｅｆより
大きいとぎはその出力が高レベルとなる。アン１−ゲー
ト４５はコンパレータ４１の出力が低レベルのときに開
き、アンドゲート４７はコンパレータ４１の出力が高レ
ベルのときに開く。
次に本回路の動作について説明する。第２図（ａ）〜第
２図（Ｃ１）および第３図（ａ）〜（ｇ）は本実施例の
面積比較回路３１における各部の信号の波形図でおる。
２図（Ｃ１）および第３図（ａ）〜（ｇ）は本実施例の
面積比較回路３１における各部の信号の波形図でおる。
信号Ｅ、信号Ｃが、第２図（ａ）、（ｂ）に示すような
ものでおる場合、エクスクルシブオアゲート３３の出力
は第四（Ｃ）に示すようなものになる。このときローパ
スフィルタ３９の出力は、第２図（ｄ）に示すように、
麩準電圧Ｅｒｅｆより大ぎいので、第２図（ｅ）に示す
ように、コンパレータ４１の出力は高レベルとなる。し
かしてアンドゲート４７は開きアンドゲート４５は閉じ
るので、アンドゲート４７から第２図（ｇ〉に示すよう
な正制御信号ＰＣ○か出力される。
ものでおる場合、エクスクルシブオアゲート３３の出力
は第四（Ｃ）に示すようなものになる。このときローパ
スフィルタ３９の出力は、第２図（ｄ）に示すように、
麩準電圧Ｅｒｅｆより大ぎいので、第２図（ｅ）に示す
ように、コンパレータ４１の出力は高レベルとなる。し
かしてアンドゲート４７は開きアンドゲート４５は閉じ
るので、アンドゲート４７から第２図（ｇ〉に示すよう
な正制御信号ＰＣ○か出力される。
信号Ｅ、信号Ｃが、第３図（ａ）、（ｂ）に示すようす
Ｉ場合、エクスクルシブオアゲート３３の出力は同図（
Ｃ）に示すようなものになる。このときローパスフィル
タ３９の出力は、同図（ｄ）に示されるように、基準電
圧Ｅｒｅｆより小さいので、第２図（ｅ＞に示すように
、コンパレータ４１の出力は低レベルとなる。しかして
アンドゲート４７は閉じアンドゲート４５は開くのて、
アンドゲート４５から同図（ｆ）に示すような負制御信
号ＮＧＯが出力される。
Ｉ場合、エクスクルシブオアゲート３３の出力は同図（
Ｃ）に示すようなものになる。このときローパスフィル
タ３９の出力は、同図（ｄ）に示されるように、基準電
圧Ｅｒｅｆより小さいので、第２図（ｅ＞に示すように
、コンパレータ４１の出力は低レベルとなる。しかして
アンドゲート４７は閉じアンドゲート４５は開くのて、
アンドゲート４５から同図（ｆ）に示すような負制御信
号ＮＧＯが出力される。
すなわち第２図においては、信号Ｃの低電１１区間にあ
る信号Ｅの高電位区間の面積Ｓ１は、信号Ｃの高電位区
間におる信号Ｅの高電位区間の面積Ｓ２よりも大きい。
る信号Ｅの高電位区間の面積Ｓ１は、信号Ｃの高電位区
間におる信号Ｅの高電位区間の面積Ｓ２よりも大きい。
逆に第３図においては、面積Ｓ１よりも面積Ｓ２の方か
大きい。
大きい。
このため第２図の場合は、面積比較回路３１から正制御
信号Ｐ ＣＯが多く発生するため、ループフィルタ３よ
り前進ｉｌｌ制御信号ＦＣＯが発生する確率が高くなる
。従って信号Ｃの位相が進みしばらくすると、第４図に
示すように、面積Ｓ１と面（７１Ｓ２とが等しくなるよ
うに信号Ｃの位相が保持される。
信号Ｐ ＣＯが多く発生するため、ループフィルタ３よ
り前進ｉｌｌ制御信号ＦＣＯが発生する確率が高くなる
。従って信号Ｃの位相が進みしばらくすると、第４図に
示すように、面積Ｓ１と面（７１Ｓ２とが等しくなるよ
うに信号Ｃの位相が保持される。
一方、第３図の場合は、面積比較回路３１から負制御信
号ＮＧＯが多く発生するので、ループフィルタ３から後
ｊ尽１１制御濡号ＢＣＯの発生する確率が高い。従って
信号Ｃの位相か遅れしばらくすると、第４図に示すよう
に、面積Ｓ１と面積Ｓ２とが等しくなるように信号Ｃの
位相か保持される。
号ＮＧＯが多く発生するので、ループフィルタ３から後
ｊ尽１１制御濡号ＢＣＯの発生する確率が高い。従って
信号Ｃの位相か遅れしばらくすると、第４図に示すよう
に、面積Ｓ１と面積Ｓ２とが等しくなるように信号Ｃの
位相か保持される。
第５図および第６図は本実施例において入力ｒＷ子７か
ら入力される受信信号Ａ、スライサ−１１の出力信＠Ｅ
、出力端子９の出力信号Ｃの波形図でおる。前記したよ
うに信号Ｃの低電位区間にある信号Ｅの高電位区間の面
積Ｓ１は信号Ｃの高電位区間にある信ｇ−Ｅの高電位区
間の面積Ｓ２と等しくなるような位相に信号Ｃが保持さ
れるので１．信号Ａの振幅の大小にかかわらず信号Ａを
スライスした信号Ｅの高電位区間の面積を２等分する時
点で信号Ｃが立ち上かり、従来のようなジッタの発生を
防ぐことができる。
ら入力される受信信号Ａ、スライサ−１１の出力信＠Ｅ
、出力端子９の出力信号Ｃの波形図でおる。前記したよ
うに信号Ｃの低電位区間にある信号Ｅの高電位区間の面
積Ｓ１は信号Ｃの高電位区間にある信ｇ−Ｅの高電位区
間の面積Ｓ２と等しくなるような位相に信号Ｃが保持さ
れるので１．信号Ａの振幅の大小にかかわらず信号Ａを
スライスした信号Ｅの高電位区間の面積を２等分する時
点で信号Ｃが立ち上かり、従来のようなジッタの発生を
防ぐことができる。
第７図は本発明の他の実施例を示すものであり、この実
施例では入力端子７から入力される信号Ａはスライサ１
１、アナログスイッチ４９．５１に入力される。信号発
生回路５から出力される信号Ｃ１はアナログスイッチ５
１およびインバータ５３を介してアナログスイッチ４つ
に入力される。
施例では入力端子７から入力される信号Ａはスライサ１
１、アナログスイッチ４９．５１に入力される。信号発
生回路５から出力される信号Ｃ１はアナログスイッチ５
１およびインバータ５３を介してアナログスイッチ４つ
に入力される。
アナログスイッチ４９はインバータ５３の出力が高レベ
ルのとき即ち信号Ｃか低電位区間のときには閉じ、アナ
ログスイッチ５１は信ＳＣが高電位区間のときに閉じる
。アナログスイッチ４９．５１の出力は夫々ローパスフ
ィルタ５５．５７に入力され積分されて波形面積が測定
される。ローパスフィルタ５５．５７の出力はコンパレ
ータ５９て比較され、このコンパレータ５９の出力がア
ンドゲート４５およびインバータ６１を介してアンドゲ
ート４７に入力される。
ルのとき即ち信号Ｃか低電位区間のときには閉じ、アナ
ログスイッチ５１は信ＳＣが高電位区間のときに閉じる
。アナログスイッチ４９．５１の出力は夫々ローパスフ
ィルタ５５．５７に入力され積分されて波形面積が測定
される。ローパスフィルタ５５．５７の出力はコンパレ
ータ５９て比較され、このコンパレータ５９の出力がア
ンドゲート４５およびインバータ６１を介してアンドゲ
ート４７に入力される。
次にこの実施例の動作について説明する。信号Ｃが高電
位区間ではアナログスイッチ５１が閉じ、１ｇ号Ｃが低
電位区間ではアナログスイッチ４つか閉じる。このため
信号Ｃの高電位区間にあける信号Ａの面積はローパスフ
ィルタ５７により測定され、信号Ｃの低電位区間におけ
る信＠Ａの面積はローパスフィルタ５５により測定され
、この測定された面積１直がコンパレータ５って比較さ
れる。
位区間ではアナログスイッチ５１が閉じ、１ｇ号Ｃが低
電位区間ではアナログスイッチ４つか閉じる。このため
信号Ｃの高電位区間にあける信号Ａの面積はローパスフ
ィルタ５７により測定され、信号Ｃの低電位区間におけ
る信＠Ａの面積はローパスフィルタ５５により測定され
、この測定された面積１直がコンパレータ５って比較さ
れる。
信号Ｃの高電位区間における信号Ａの面積か信号Ｃの低
電位区間における信号Ａの面積よりも大きいときには、
コンパレータ５９の出力が“１′となるのでアンドゲー
ト４５が開き、このアンドゲート４５を介してスライサ
１１の出力が負制御信号ＮＣｏとしてループフィルタ３
に入力される。
電位区間における信号Ａの面積よりも大きいときには、
コンパレータ５９の出力が“１′となるのでアンドゲー
ト４５が開き、このアンドゲート４５を介してスライサ
１１の出力が負制御信号ＮＣｏとしてループフィルタ３
に入力される。
逆に信号Ｃの高電位区間における信号Ａの面積が信号Ｃ
の低電位区間における信号Ａの面積よりも小さいとぎに
は、コンパレータ５９の出力は“Ｏ′となるのでアンド
ゲート４７が開き、このアンドゲート４７を介してスラ
イサ１１の出力が正制御信号ＰＣ○としてローパスフィ
ルタ３に入力される。
の低電位区間における信号Ａの面積よりも小さいとぎに
は、コンパレータ５９の出力は“Ｏ′となるのでアンド
ゲート４７が開き、このアンドゲート４７を介してスラ
イサ１１の出力が正制御信号ＰＣ○としてローパスフィ
ルタ３に入力される。
なお、本発明はその他の種々の変形が可能である。例え
ば第１図におけるローパスフィルタ３９、Ｊ５よび第７
図におけるローパスフィルタ５５．５７はオペアンプを
用いても（構成され得る。
ば第１図におけるローパスフィルタ３９、Ｊ５よび第７
図におけるローパスフィルタ５５．５７はオペアンプを
用いても（構成され得る。
また信号発生回路５も第１図の１構成に限定されるもの
でｉはない。Ｂ’ｌｌえば、ループフィルタ３からの制
御信号に従い分周比を変化さける構成てもよいし、また
発振周波数の異なる２つの固定クロックを有し、制御ａ
ａ伝号に従い、それを選択した後、分周回路２９に通過
させる構成でもよい。
でｉはない。Ｂ’ｌｌえば、ループフィルタ３からの制
御信号に従い分周比を変化さける構成てもよいし、また
発振周波数の異なる２つの固定クロックを有し、制御ａ
ａ伝号に従い、それを選択した後、分周回路２９に通過
させる構成でもよい。
第８図はループフィルタ３の池の構成を示すブロック図
である。このループフィルタ３は２個の＼ビットカウン
タ６３．６５と１（固の〜１ビットカウンタ６７および
オアゲート６９．７１から十育成される。ここに凶、Ｍ
は＼≦Ｍ＜２Ｎなる関係を有る。
である。このループフィルタ３は２個の＼ビットカウン
タ６３．６５と１（固の〜１ビットカウンタ６７および
オアゲート６９．７１から十育成される。ここに凶、Ｍ
は＼≦Ｍ＜２Ｎなる関係を有る。
初期状態において、３個のカウンタ６３．６５．６７は
Ｏにセットされている。＼ビットカウンタ６３の内容が
Ｎになると、前進制御１言号ＦＣＯを発生し１．同時に
３つのカウンタ６３．６５．６７をリセットする。ヘビ
ットカウンタ６５の内容が凶になると、後退制御信号Ｂ
ＣＯを発生し、同時に３つのカウンタ６３．６５．６７
をリセットする。〜１ビットカウンタ６７の内容がＭに
なると、３つのカウンタ６３．６５．６７をリセットす
る。
Ｏにセットされている。＼ビットカウンタ６３の内容が
Ｎになると、前進制御１言号ＦＣＯを発生し１．同時に
３つのカウンタ６３．６５．６７をリセットする。ヘビ
ットカウンタ６５の内容が凶になると、後退制御信号Ｂ
ＣＯを発生し、同時に３つのカウンタ６３．６５．６７
をリセットする。〜１ビットカウンタ６７の内容がＭに
なると、３つのカウンタ６３．６５．６７をリセットす
る。
この回路により、正制御信号ＦＣ○と負制１３１１信号
ＢＣＯの発生の確率はとららか大ぎいかか判定される。
ＢＣＯの発生の確率はとららか大ぎいかか判定される。
［発明の効果］
以上詳細に説明したように本発明の位相同期回路によれ
ば、出力信号のジッタを除去できるので、受信信号から
高い精度でタイミング信号を抽出することができる。
ば、出力信号のジッタを除去できるので、受信信号から
高い精度でタイミング信号を抽出することができる。
第１図は本発明の一実施例に係る位相同期回路の構成ブ
ロック図、第２図、第３図および第４図は面積比較回路
３１の各部の（言号の波形図、第５図および第６図は受
信信号Ａ、信号Ｅおよび号Ｃの波形図、第７図は本発明
の池の実施例に係る位相同期回路の構成ブロック図、第
８図はループフィルタの他の５溝成を示すブロック図、
第９図は従来の位相同期回路の、構成ブロック図、第１
０図および第１１図は従来例における信号Ａ、Ｂ、Ｃの
波形図である。 ３・・・・・・ループフィルタ ５・・・・・・信号発生回路 ３１・・・・・・面積比較回路 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第１図 ■・１７（。 第２図 第３図 １第５図
ロック図、第２図、第３図および第４図は面積比較回路
３１の各部の（言号の波形図、第５図および第６図は受
信信号Ａ、信号Ｅおよび号Ｃの波形図、第７図は本発明
の池の実施例に係る位相同期回路の構成ブロック図、第
８図はループフィルタの他の５溝成を示すブロック図、
第９図は従来の位相同期回路の、構成ブロック図、第１
０図および第１１図は従来例における信号Ａ、Ｂ、Ｃの
波形図である。 ３・・・・・・ループフィルタ ５・・・・・・信号発生回路 ３１・・・・・・面積比較回路 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第１図 ■・１７（。 第２図 第３図 １第５図
Claims (1)
- （１）ループフィルタと、 このループフィルタから出力される制御信号により出力
信号の位相を変える信号発生回路と、受信信号と前記信
号発生回路の出力信号とが入力され受信信号の１周期間
の波形面積を２等分する時刻に前記出力信号が立ち上が
り又は立ち下がるように前記ループフィルタに制御信号
を送る面積比較回路と、 を具備することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146630A JPS633516A (ja) | 1986-06-23 | 1986-06-23 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146630A JPS633516A (ja) | 1986-06-23 | 1986-06-23 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633516A true JPS633516A (ja) | 1988-01-08 |
Family
ID=15412077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146630A Pending JPS633516A (ja) | 1986-06-23 | 1986-06-23 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633516A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194735A (ja) * | 1989-01-23 | 1990-08-01 | Asahi Optical Co Ltd | シリアルデータサンプリング信号発生回路 |
| US6948966B2 (en) | 1996-10-11 | 2005-09-27 | Fujitsu Limited | Portable-type information apparatus |
-
1986
- 1986-06-23 JP JP61146630A patent/JPS633516A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194735A (ja) * | 1989-01-23 | 1990-08-01 | Asahi Optical Co Ltd | シリアルデータサンプリング信号発生回路 |
| US6948966B2 (en) | 1996-10-11 | 2005-09-27 | Fujitsu Limited | Portable-type information apparatus |
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