JPS633533A

JPS633533A - ワ−ド同期回路

Info

Publication number: JPS633533A
Application number: JP61146376A
Authority: JP
Inventors: Yasuhiro Fujinobe; 藤延　康裕
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-06-23
Filing date: 1986-06-23
Publication date: 1988-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタル伝送機器等における同期回路に関
し、特にｎＢ１Ｃ符号を使用しているシステムにおける
（ｎ＋１）ビット単位のワード同期回路に関する。

〔従来の技術〕

ｎＢ１ＣＢ１上、ｎビット（例えば８ビツト）のデータ
に、該データのうち極性反転の対象となるビット（例え
ば７ビツト目）のデータを反転したデータＩｃビット（
コンブレメンタリピット）トして付加してなる符号であ
る。このｎＢ１ＣＢ１上。

′Ｏ”が（ｎ＋１）ビット連続することを防止するため
に用いられる。

一方、従来のワード同期回路はフレーム・母ターンを用
いるものがあった。

〔発明が解決しようとする問題点〕

しかしながら、この種のワード同期回路はフレーム・ぞ
ターンを付加し、フレームの始めか終シを合わせること
により、ワード同期をとっていた為。

回路が複雑になっていた。

そこで２本発明の目的は上記問題点に鑑み、フレームパ
ターンを用いることなく、簡単な回路で同期を取ること
のできるワード同期回路を提供することでちる。

μ″″Ｆ″ Ｆ余８点を解決するだめの手段〕本発明によれば、ｎビットのデータに、該データのうち
極性反転の対象となるビットデータを反転したデータを
Ｃビットとして付加してなるｎ８１Ｃ符号の直列信号と
、入力クロック信号とを受けて。

前記ｎＢ１ＣＢ１上（ｎ＋１）ビット単位のワード同期
を取るワード同期回路において、前記入力クロック信号
を受け、前記入力クロック信号を（ｎ＋１）分周して分
周クロック信号を作る（ｎ＋１）分周回路と、前記分周
クロッ、り信号と前記直列信号とを受けて、前記直列信
号を（ｎ＋１）ビットの並列信号に変換する直列・並列
変換回路と、該直列・並列変換回路の出力のうち、前記
極性反転の対象となるビット及び前記Ｃビットに対応し
た２つの出力の排他的論理和を取る排他的論理和回路と
、該排他的論理和回路からの出力に基づいてノ・ンテン
ダ・ぐルスを出力する前方保護と該ハンチングパルスを
停止する後方保護とを行う同期保護回路とを設け、前記
（ｎ＋１）分周回路は、前記同期保護回路に接続されて
おシ、前記同期保獲回路からの前記ハンチングパルスを
受けた場合には、前記ハンチング・ぐルスを受ける毎に
前記分周クロック信号を、前記入力クロックの周期単位
ずつずらして。

前記直列・並列変換回路に出力し、前記極性反転の対象
となるビット及び前記Ｃビットの極性を判断することに
より、前記ｎ８１Ｃ符号の（ｎ＋１）ビット単位のワー
ド同期を取ることを特徴とするワード同期回路が得られ
る。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のプロ、り図である。

送信側からのデータ人力１のうち、ｎビットのデータに
、該データのうち極性反転の対象となるビットデータ８
を反転したデータをＣビット９として付加してなるｎＢ
１Ｃ直列信号と、（ｎ＋１）分周回路６によって入力ク
ロック信号を（ｎ＋１）分周した分周クロック信号がま
ず、直列・並列変換回路・ｌに入シ、直列信号が（ｎ＋
１）ビットの並列信号３に変換される。その（ｎ＋１）
ビットの並列信号３のうち、送信側で予め、極性反転の
対象とした反転対象ビットと、この反転対象ビットを反
転したコンブレメンタリビット（以下＋　Ｃ”　７　ト
と略す。）を排他的論理和回路５に入力する。排他的論
理和回路５は２反転対象ビットとＣビットとが互いに反
転している場合（例えば“ｌ”と“Ｏ″あるいは“０＃
と”　１”　）であれば、パｌ”を出力し１両者が同一
である場合には“０”を出力する。同期保護回路７では
、排他的論理和回路５の出力を受け、を段の前方保護（
連続を回”０″が入力されると）・ンテンダパルスを出
力する）とｍ段の後方保護（連続ｍ回゛１”が入力され
ると同期犬態とみなし、−・ンテングパルスを停止する
）とを行なう。そして、（ｎ＋１）分周回路６は既述の
ように、クロック人力２からの入力クロック信号の（ｎ
＋１）分周を行なうと共に、同期保護回路７からのハン
チング・ゼルスが入力される場合にはハンチングパルス
が入力されるごとに分周クロック信号の位相を入力クロ
ックの周期単位で遅らせた位相の分周クロック信号を直
列・並列変換回路４に出力する。その結果、直列・並列
変換回路４の（ｎ−１−１）ビットの出力３のうちのＣ
ビット出力９に送信側で予め付加したＣビットがくるよ
うに回路が動作し、ワード同期がとれるようになる。

すなわち、　ｎＢ１Ｃ符号の（ｎ＋１）ビットおきに挿
入されているＣビットをＦ−ぐターンと同様に考え・Ｃ
ビットを検出することにより、（ｎ＋ｘ）ビット単位の
ワード同期がとれるということである。

〔発明の効果〕

以上説明したように本発明は、　ｎＨ２Ｏ符号のＣビッ
ト′！ｉ−Ｆハターンと同様に扱うことにより、改めて
Ｆ−４′ターンを付加することなく、簡単な回路で（ｎ
＋１）ビット単位のワード同期をとることができる効果
がある。

【図面の簡単な説明】

第１図は本発明のワード同期回路のブロック図である。１・・・データ入力、２・・・クロック入力、３・・・
ｎビット並列信号出力、４・・・直列・並列変換回路、
５・・・排他的論理和回路、６・・・１　／　（ｎ　＋
　１　）分周回路。７・・・同期保獲回路、８・・・Ｃビット出力。

Claims

【特許請求の範囲】

１、ｎビットのデータに、該データのうち極性反転の対
象となるビットデータを反転したデータをＣビットとし
て付加してなるｎＢ１Ｃ符号の直列信号と、入力クロッ
ク信号とを受けて、前記ｎＢ１Ｃ符号の（ｎ＋１）ビッ
ト単位のワード同期を取るワード同期回路において、前
記入力クロック信号を受け、前記入力クロック信号を（
ｎ＋１）分周して分周クロック信号を作る（ｎ＋１）分
周回路と、前記分周クロック信号と前記直列信号とを受
けて、前記直列信号を（ｎ＋１）ビットの並列信号に変
換する直列・並列変換回路と、該直列・並列回路の出力
のうち、前記極性反転の対象となるビット及び前記Ｃビ
ットに対応した２つの出力の排他的論理和を取る排他的
論理和回路と、該排他的論理和回路からの出力に基づい
てハンチングパルスを出力する前方保護と該ハンチング
パルスを停止する後方保護とを行う同期保護回路とを設
け、前記（ｎ＋１）分周回路は、前記同期保護回路に接
続されており、前記同期保護回路からの前記ハンチング
パルスを受けた場合には、前記ハンチングパルスを受け
る毎に前記分周クロック信号を、前記入力クロックの周
期単位ずつずらして、前記直列・並列変換回路に出力し
、前記極性反転の対象となるビット及び前記Ｃビットの
極性を判断することにより、前記ｎＢ１Ｃ符号の（ｎ＋
１）ビット単位のワード同期を取ることを特徴とするワ
ード同期回路。