JPH0548588A - パリテイブロツク同期方式 - Google Patents

Abstract

(57)【要約】 【目的】 伝送信号にパリティビットを付加したパリテ
ィブロックの同期をとるパリティブロック同期方式に関
し、迅速に、かつ簡単な回路構成でパリティブロックの
同期をとることができるパリティブロック同期方式の提
供を目的とする。 【構成】 パリティビットによりｍＢ１Ｐ符号化した信
号を入力して２ｎ分周して出力する２ｎ分周回路200
と、２ｎ分周回路の出力を入力して立ち上がり部又は立
ち下がり部を検出して検出パルスを出力する立ち上がり
／立ち下がり検出部300 と、クロックを入力して所定条
件下で一定位相だけシフトして出力するクロックシフト
部110 と、クロックシフト部の出力を入力してｍ＋１分
周して出力するｍ＋１分周回路120 と、立ち上がり／立
ち下がり検出部及びｍ＋１分周回路の出力を入力して両
者の一致／不一致を検出して検出信号をクロックシフト
部に出力する一致検出部600 とを有し、パリティブロッ
クの同期をとるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送信号にパリティビ
ットを付加したパリティブロックの同期をとるパリティ
ブロック同期方式に関するものである。

【０００２】伝送装置の受信部で、パリティビットを付
加した受信信号からパリティビットを除いた主信号だけ
を取り出すために、パリティブロックの同期をとる必要
がある。この場合、迅速に、かつ簡単な回路構成でパリ
ティブロックの同期をとることができるパリティブロッ
ク同期方式が要望されている。

【０００３】

【従来の技術】従来は、パリティブロックの同期をとる
ために、伝送路信号中のフレームパターンに着目してフ
レーム同期をとることにより、パリティブロックの同期
をとってパリティビットを除き主信号だけを取り出すよ
うにしていた。

【０００４】

【発明が解決しようとする課題】上述したように従来
は、フレーム同期をとることによりパリティブロックの
同期をとっていたため、同期確立までの時間が長くかか
り、回路規模が大きくなる等の問題点があった。

【０００５】したがって本発明の目的は、迅速に、かつ
簡単な回路構成でパリティブロックの同期をとることが
できるパリティブロック同期方式を提供することにあ
る。

【０００６】

【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、20
0 は、パリティビットによりｍＢ１Ｐ符号化したパリテ
ィブロックを有する信号を入力して、２ｎ（ｎ：正の整
数）分周して出力する２ｎ分周回路である。

【０００７】300 は、２ｎ分周回路200 の出力を入力し
て、入力パルスの立ち上がり部又は立ち下がり部を検出
して検出パルスを出力する立ち上がり／立ち下がり検出
部である。

【０００８】110 は、２ｎ分周回路200 への入力信号か
ら抽出したクロックを入力して、所定条件下で一定位相
だけシフトして出力するクロックシフト部である。120
は、クロックシフト部110 の出力を入力して、ｍ＋１分
周して出力するｍ＋１分周回路である。

【０００９】600 は、立ち上がり／立ち下がり検出部30
0 の出力の検出パルスとｍ＋１分周回路120 の出力とを
入力して、両者の一致又は不一致を検出して検出信号を
クロックシフト部110 に出力する一致検出部である。

【００１０】そして、パリティブロックの同期をとるよ
うに構成する。

【００１１】

【作用】図１において、２ｎ分周回路200 で、パリティ
ビットによりｍＢ１Ｐ符号化したパリティブロックを有
する信号を入力して、２ｎ（ｎ：正の整数）分周して出
力する。パリティビットが"1" の場合、パリティビット
のタイミングで必ず２ｎ分周した出力パルスに"1" から
"0" への立ち下がりの変化点が生じる。又、入力信号に
誤りが発生した時には"0"から"1" への立ち上がりの変
化点が生じる。

【００１２】このため、この２ｎ分周した出力を立ち上
がり／立ち下がり検出部300 に入力して、入力パルスの
立ち上がり部又は立ち下がり部を検出して検出パルス出
力を一致検出部600 に加える。

【００１３】一方、２ｎ分周回路200 への入力信号から
抽出したクロックをクロックシフト部110 に入力して、
一致検出部600 から不一致パルスを入力した時には入力
クロックを一定位相だけシフトして出力する。又、一致
検出部600 から一致パルスを入力した時にはシフトせず
にクロックを出力する。

【００１４】クロックシフト部110 のクロック出力をｍ
＋１分周回路120に入力して、ｍ＋１分周してｍ＋１分
周パルスの立ち上がり部を検出して検出パルスを出力す
る。この結果、ｍ＋１分周回路120からはｍ＋１ビット
毎に検出パルスを出力することになる。これはパリティ
ビットの周期と一致している。

【００１５】このｍ＋１分周回路120 の出力の検出パル
スと前述した立ち上がり／立ち下がり検出部300 の出力
の検出パルスとを一致検出部600 に入力して両者の一致
又は不一致を検出し、それぞれ一致又は不一致を示すパ
ルスを出力し、クロックシフト部110 に加える。

【００１６】この結果、一致検出部600 で、立ち上がり
／立ち下がり検出部300 の出力の検出パルスとｍ＋１分
周回路120 の出力の検出パルスとが不一致を検出した時
には、パリティビット（又はパリティブロック）の同期
がとれていない時であり、クロックシフト部110 で引き
続き入力クロックをシフトしたクロックを出力する。

【００１７】又、一致検出部600 で両者の一致を検出し
て一致パルスを出力した時にはパリティブロックの同期
がとれた時であり、クロックシフト部110 で位相のシフ
トをせずにクロックを出力する。この時、ｍ＋１分周回
路120 の出力がパリティビットのタイミングとなる。

【００１８】このようにしてパリティブロックの同期を
とることができる。

【００１９】

【実施例】図２は本発明の実施例の回路の構成を示すブ
ロック図である。図３は実施例の立ち上がり／立ち下が
り検出部の構成を示すブロック図である。

【００２０】図４は実施例の動作を説明するためのタイ
ムチャート（その１）である。図５は実施例の動作を説
明するためのタイムチャート（その２）である。全図を
通じて同一符号は同一対象物を示す。

【００２１】伝送路を伝送されるｍＢ１Ｐ符号の情報
は、例えば図４の(1)に示すように４ビットの主信号
（ｍ＝４の場合）と１ビットのパリティビット（同図に
Ｐで示す）からなるパリティブロックの繰り返しで構成
される。そして、パリティビットは、例えばｍビット中
の"1" の数が偶数となるように挿入される。尚、一定周
期で主信号の一部分にフレームパターン（図示しない）
が挿入される。

【００２２】この伝送路情報は図４の(2)に示すように
ＮＲＺ符号化したデータ信号として入力され、図２に示
すＮＲＺ／ＲＺ変換部１で図４の(3)に示すようにＲＺ
符号のデータ信号に変換して出力される。この出力を２
分周回路２に加えて、図４の(4)に示すように入力デー
タの周波数を１／２に変換して出力する。尚、一般的に
は２分周に制限されるものではなく、偶数比（２ｎ：
１）の分周であればよい。

【００２３】この２分周した出力を立ち上がり／立ち下
がり検出部３に加える。立ち上がり／立ち下がり検出部
３は例えば図３に示す回路で構成され、入力信号を分岐
して論理積回路（以下ＡＮＤ回路と称する）16及び否定
論理和回路（以下ＮＯＲ回路と称する）17のそれぞれの
一方の入力端子に加えるとともに、遅延回路14に加え
る。遅延回路14で入力信号の位相を例えば１クロック分
遅延させて出力し、インバータ15を介して位相を反転し
た後ＡＮＤ回路16及びＮＯＲ回路17の他方の入力端子に
加える。

【００２４】この結果、ＮＯＲ回路17からは、２分周し
たパルスの立ち下がり部分で幅が例えば１クロック分の
パルスを出力する。（図４の(5)で、パリティビットＰ
の位相と一致したタイミング（矢印）で示す）。この立
ち下がり検出パルスを、タイミング一致検出部７内の論
理和回路（以下ＯＲ回路と称する）４を介してＡＮＤ回
路５の一方の入力端子に加えるとともに、その位相を反
転してＡＮＤ回路６の一方の入力端子に加える。

【００２５】一方、クロックシフト回路12では、パリテ
ィブロックの同期がとれていない時には、フリップフロ
ップ回路（以下ＦＦと称する）８のＱ反転端子から"H"
レベルの信号を出力しＡＮＤ回路10の一方の入力端子に
加える。又、ＡＮＤ回路10の他方の入力端子には１パル
ス発生器９から一定周期で発生するパルス出力を加え
る。

【００２６】この結果、ＡＮＤ回路10からは、パリティ
ブロックの同期がとれていない時には一定周期でパルス
を出力する。このＡＮＤ回路10の出力パルスをＮＯＲ回
路11の一方の入力端子に加え、他方の入力端子に元のク
ロックを加えると、ＮＯＲ回路11からは一定周期でパル
スの抜けたクロック列を出力する。

【００２７】ＮＯＲ回路11の出力クロックを５分周回路
13に加え、入力クロックの周波数を５分周して、その立
ち上がり部分を検出して検出パルスを出力する。ｍＢ１
Ｐ符号のｍ＝４の場合について説明しているため、（ｍ
＋１）分周回路として５分周回路を用いているが、当然
のことながらこれはｍの値に応じて変わる。（図４の
(6) の(a) 、(b) 、及び(7) の(a) 、(b) 参照）。

【００２８】この５分周回路13の出力をタイミング一致
検出部７内のＡＮＤ回路５及び６の他方の入力端子に加
える。ＡＮＤ回路５の一方の入力端子には、前述したよ
うに立ち上がり／立ち下がり検出部３の出力の立ち下が
り検出パルスをＯＲ回路４を介して加え、又、ＡＮＤ回
路６の一方の入力端子には上記立ち下がり検出パルスの
位相を反転して加える。

【００２９】すると、前述した立ち下がり検出パルスと
５分周したクロックパルスの立ち上がり部分の位相が一
致した時には、ＡＮＤ回路５からタイミングの一致を示
すパルスを出力する。又、立ち上がり検出パルスと５分
周したクロックパルスの立ち上がり部分の位相が一致し
ない時には、ＡＮＤ回路６からタイミングの不一致を示
すパルスを出力する。（図４の(8) 及び(9) 参照）。

【００３０】ＡＮＤ回路５の出力のタイミングの一致を
示すパルスをＦＦ８のクロック（Ｃ）端子に加え、ＡＮ
Ｄ回路６の出力の不一致を示すパルスをＦＦ８のリセッ
ト（Ｒ）端子に加える。すると、立ち下がり検出パルス
と５分周したクロックパルスの立ち上がり部分の位相が
不一致の時には、ＦＦ８のＱ端子から図４の(10)に示す
"H" レベルの信号を出力し続ける。

【００３１】一方、両者が一致した時には、ＦＦ８のＱ
反転端子から"L" レベルの信号を出力するため、１パル
ス発生器９の出力のパルスはＮＯＲ回路11に加えられる
ことはなく、入力クロックがそのままＮＯＲ回路11を介
して５分周回路13に加えられる。

【００３２】この結果、５分周回路13からは、入力信号
のパリティビットのタイミングで立ち上がり部分を検出
するパルスを出力し、パリティブロックの同期をとるこ
とができる。

【００３３】又、入力の伝送路情報に図５の(1) に示す
ように誤りが発生した時には、同図の(4) に示すように
パリティビットのタイミングで、２分周回路２の出力に
"0"から"1" への変化点が生じる。この立ち上がり部を
立ち上がり／立ち下がり検出部３で検出して、検出パル
スをタイミング一致検出部７に加える。以後の動作は前
述した伝送路情報に誤りが発生しない場合と同じである
ため、その説明を省略する。

【００３４】この結果、迅速に、かつ簡単な回路構成で
パリティブロックの同期をとることが可能となる。

【００３５】

【発明の効果】以上説明したように本発明によれば、迅
速に、かつ簡単な回路構成でパリティブロックの同期を
とることが可能となる。

【図面の簡単な説明】

【図１】は本発明の原理図、

【図２】は本発明の実施例の回路の構成を示すブロック
図、

【図３】は実施例の立ち上がり／立ち下がり検出部の構
成を示すブロック図、

【図４】は実施例の動作を説明するためのタイムチャー
ト（その１）、、

【図５】は実施例の動作を説明するためのタイムチャー
ト（その２）である。

【符号の説明】

110 はクロックシフト部、120 はｍ＋１分周回路、200
は２ｎ分周回路、300 は立ち上がり／立ち下がり検出
部、600 は一致検出部を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パリティビットによりｍＢ１Ｐ符号化し
   たパリティブロックを有する信号を入力して、２ｎ
   （ｎ：正の整数）分周して出力する２ｎ分周回路(200)
   と、 該２ｎ分周回路(200) の出力を入力して、該入力パルス
   の立ち上がり部又は立ち下がり部を検出して検出パルス
   を出力する立ち上がり／立ち下がり検出部(300) と、 該２ｎ分周回路(200) への入力信号から抽出したクロッ
   クを入力して、所定条件下で一定位相だけシフトして出
   力するクロックシフト部(110)と、 該クロックシフト部(110) の出力を入力して、ｍ＋１分
   周して出力するｍ＋１分周回路(120) と、 該立ち上がり／立ち下がり検出部(300) の出力の検出パ
   ルスと該ｍ＋１分周回路(120) の出力とを入力して、両
   者の一致又は不一致を検出して検出信号を該クロックシ
   フト部(110)に出力する一致検出部(600) とを有し、 該パリティブロックの同期をとるようにしたことを特徴
   とするパリティブロック同期方式。