JPS6336078B2 - - Google Patents
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- JPS6336078B2 JPS6336078B2 JP54104643A JP10464379A JPS6336078B2 JP S6336078 B2 JPS6336078 B2 JP S6336078B2 JP 54104643 A JP54104643 A JP 54104643A JP 10464379 A JP10464379 A JP 10464379A JP S6336078 B2 JPS6336078 B2 JP S6336078B2
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- Japan
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- lines
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- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は差動回路装置に係り、特にMOS
（Metal Oxide Semiconductor）トランジスタで
正補２本で１組とする２組以上の信号線を制御す
る差動回路に関するものである。
（Metal Oxide Semiconductor）トランジスタで
正補２本で１組とする２組以上の信号線を制御す
る差動回路に関するものである。
従来MOS RAM（Random Access Memory）
の信号線が２組以上で、これを１組の信号線に統
合する場合、信号線選択用のトランジスタを配置
して信号線選択用の信号をトランジスタのゲート
に入れて選択すべき信号線の情報を次段の信号に
転送していた。
の信号線が２組以上で、これを１組の信号線に統
合する場合、信号線選択用のトランジスタを配置
して信号線選択用の信号をトランジスタのゲート
に入れて選択すべき信号線の情報を次段の信号に
転送していた。
この場合には、前段の回路からの２組の信号線
の電位が充分安定してから選択信号の電位を上昇
する必要がある。速すぎると、信号線の電位が次
段の回路の構成によつては、正確に転送れず誤動
作を生ずる事がある。
の電位が充分安定してから選択信号の電位を上昇
する必要がある。速すぎると、信号線の電位が次
段の回路の構成によつては、正確に転送れず誤動
作を生ずる事がある。
逆に遅れすぎると、信号伝達時間の損失とな
る。通常は後者の信号伝達時間の遅れが問題とな
る。
る。通常は後者の信号伝達時間の遅れが問題とな
る。
本発明ではこの選択信号を無くし、かわりに２
組の信号線の１組毎に２本の信号線を相手側のト
ランジスタのゲートに接続し、２組の信号線にの
る情報が相互に選択信号となつて、次段への信号
伝達を制御するもので、従来のような信号線選択
用の信号を必要とせず、次段の信号線へ的確な情
報を速やかに転送することが可能となる。
組の信号線の１組毎に２本の信号線を相手側のト
ランジスタのゲートに接続し、２組の信号線にの
る情報が相互に選択信号となつて、次段への信号
伝達を制御するもので、従来のような信号線選択
用の信号を必要とせず、次段の信号線へ的確な情
報を速やかに転送することが可能となる。
すなわち、本発明による差動回路装置は、第１
および第２のＩ／Ｏ線（N5とN6）を入力として
出力アンプに供給する第１の出力線N7を出力と
する第１の回路と、前記第１および第２のＩ／Ｏ
線とはそれぞれ相補関係にある第３および第４の
Ｉ／Ｏ線（N12とN13）を入力として該出力アン
プに供給する第２の出力線N14を出力とする第２
の回路とを備え、前記第１の回路において、前記
第１のＩ／Ｏ線N5と該第１の出力線N7との間に
ソースドレインを接続し、該第２のＩ／Ｏ線N6
にゲート接続した第１のMOS型トランジスタと、
前記第２のＩ／Ｏ線N6と該第１の出力線N7との
間にソースドレインを接続し、該第１のＩ／Ｏ線
にゲートを接続した第２のMOS型トランジスタ
とを有し、さらに前記第２の回路において、該第
３のＩ／Ｏ線N12と該第２の出力線N14との間に
ソースドレインを接続し、該第４のＩ／Ｏ線N13
にゲートを接続した第３のMOS型トランジスタ
と、該第４のＩ／Ｏ線N13と該第２の出力線N14
との間にソースドレインを接続し、該第３のＩ／
Ｏ線N12にゲートを接続した第４のMOS型トラ
ンジスタとを有したことを特徴とする。
および第２のＩ／Ｏ線（N5とN6）を入力として
出力アンプに供給する第１の出力線N7を出力と
する第１の回路と、前記第１および第２のＩ／Ｏ
線とはそれぞれ相補関係にある第３および第４の
Ｉ／Ｏ線（N12とN13）を入力として該出力アン
プに供給する第２の出力線N14を出力とする第２
の回路とを備え、前記第１の回路において、前記
第１のＩ／Ｏ線N5と該第１の出力線N7との間に
ソースドレインを接続し、該第２のＩ／Ｏ線N6
にゲート接続した第１のMOS型トランジスタと、
前記第２のＩ／Ｏ線N6と該第１の出力線N7との
間にソースドレインを接続し、該第１のＩ／Ｏ線
にゲートを接続した第２のMOS型トランジスタ
とを有し、さらに前記第２の回路において、該第
３のＩ／Ｏ線N12と該第２の出力線N14との間に
ソースドレインを接続し、該第４のＩ／Ｏ線N13
にゲートを接続した第３のMOS型トランジスタ
と、該第４のＩ／Ｏ線N13と該第２の出力線N14
との間にソースドレインを接続し、該第３のＩ／
Ｏ線N12にゲートを接続した第４のMOS型トラ
ンジスタとを有したことを特徴とする。
次にMOS Dynamic RAMについての実施例
について説明する。
について説明する。
先ず従来の回路から説明する。第２図に従来の
回路図、第４図ａ乃至第４図ｂにこの回路のタイ
ミング図を示す。今、仮りに選択側の出力線（以
下Ｉ／Ｏ線とする）である０，Ｉ／Ｏ０の
注目セルのデータを“０”レベル（以下“Ｌ”レ
ベルとする）と、これと同時に選択される非選択
Ｉ／Ｏ側（Ｉ／Ｏ１，０）のセルのデータ
を“１”レベル（以下“Ｈ”レベルとする）とす
る。ワード線用の信号Φ１，Φ２が上昇するとト
ランジスタＱ１，Ｑ９がON状態となつて各々の
データがＮ１，Ｎ８のデイジツト線上に現われ
る。同時に、ダミ・セル（センス・アンプの差動
のセル）のデータ（中央値用）が同様にトランジ
スタＱ４，Ｑ１１を介してデイジツト線Ｎ２，Ｎ
９上に現れる。
回路図、第４図ａ乃至第４図ｂにこの回路のタイ
ミング図を示す。今、仮りに選択側の出力線（以
下Ｉ／Ｏ線とする）である０，Ｉ／Ｏ０の
注目セルのデータを“０”レベル（以下“Ｌ”レ
ベルとする）と、これと同時に選択される非選択
Ｉ／Ｏ側（Ｉ／Ｏ１，０）のセルのデータ
を“１”レベル（以下“Ｈ”レベルとする）とす
る。ワード線用の信号Φ１，Φ２が上昇するとト
ランジスタＱ１，Ｑ９がON状態となつて各々の
データがＮ１，Ｎ８のデイジツト線上に現われ
る。同時に、ダミ・セル（センス・アンプの差動
のセル）のデータ（中央値用）が同様にトランジ
スタＱ４，Ｑ１１を介してデイジツト線Ｎ２，Ｎ
９上に現れる。
次にセンス・アンプ（以後Ｓ，Ａとする）が動
作を開始し、デイジツト線Ｎ１とＮ２，Ｎ８とＮ
９の各信号を増幅し電位差をさらに大きくする。
その後、信号Φ３（Ｉ／Ｏとデイジツト線をつな
ぐトランジスタのゲートの開閉用が上昇し、トラ
ンジスタＱ２，Ｑ６，Ｑ８，Ｑ１３がON状態と
なり、節点Ｎ１，とＮ５，Ｎ２とＮ１２とＮ８と
Ｎ６，Ｎ９とＮ１３が各々電気的に導通となり、
Ｉ／Ｏ線Ｎ５，Ｎ６，Ｎ１２，Ｎ１３にデータが
転送される。
作を開始し、デイジツト線Ｎ１とＮ２，Ｎ８とＮ
９の各信号を増幅し電位差をさらに大きくする。
その後、信号Φ３（Ｉ／Ｏとデイジツト線をつな
ぐトランジスタのゲートの開閉用が上昇し、トラ
ンジスタＱ２，Ｑ６，Ｑ８，Ｑ１３がON状態と
なり、節点Ｎ１，とＮ５，Ｎ２とＮ１２とＮ８と
Ｎ６，Ｎ９とＮ１３が各々電気的に導通となり、
Ｉ／Ｏ線Ｎ５，Ｎ６，Ｎ１２，Ｎ１３にデータが
転送される。
ここでデイジツト線Ｎ１は“Ｌ”レベル、Ｎ８
は“Ｈ”レベルであるため、Ｉ／Ｏ線５は“Ｌ”
レベル、Ｎ６は“Ｈ”レベル、Ｎ１２は“Ｈ”レ
ベル、Ｎ１３は“Ｌ”レベルとなる。次にＩ／Ｏ
線の選択用の信号であるΦ７が選択Ｉ／Ｏ側であ
るため上昇し、トランジスタＱ３，Ｑ１０がON
状態となつて、節点Ｎ７に“Ｌ”レベルを、節点
Ｎ１４には“Ｈ”レベルが転送される。非選択
Ｉ／Ｏの選択信号Φ６は上昇しないため、トラン
ジスタＱ７，Ｑ１４はOFF状態である。
は“Ｈ”レベルであるため、Ｉ／Ｏ線５は“Ｌ”
レベル、Ｎ６は“Ｈ”レベル、Ｎ１２は“Ｈ”レ
ベル、Ｎ１３は“Ｌ”レベルとなる。次にＩ／Ｏ
線の選択用の信号であるΦ７が選択Ｉ／Ｏ側であ
るため上昇し、トランジスタＱ３，Ｑ１０がON
状態となつて、節点Ｎ７に“Ｌ”レベルを、節点
Ｎ１４には“Ｈ”レベルが転送される。非選択
Ｉ／Ｏの選択信号Φ６は上昇しないため、トラン
ジスタＱ７，Ｑ１４はOFF状態である。
出力アンプに正確なデータを転送するためには
Ｉ／Ｏ選択用の信号Φ６，Φ７は一般的にデイジ
ツト線とＩ／Ｏ線をつなぐトランジスタのON―
OFF用の信号Φ３から5nSから10nSぐらいの時間
の遅れが必要となり、アクセスを遅らせる一因と
もなつている。出力アンプ（出力データを増幅す
るアンプ）で転送された信号は増幅されて出力段
のトランジスタＱ１５，Ｑ１６を駆動する。その
結果出力端子に“Ｌ”レベルが現われる。以上が
従来の実施例である。
Ｉ／Ｏ選択用の信号Φ６，Φ７は一般的にデイジ
ツト線とＩ／Ｏ線をつなぐトランジスタのON―
OFF用の信号Φ３から5nSから10nSぐらいの時間
の遅れが必要となり、アクセスを遅らせる一因と
もなつている。出力アンプ（出力データを増幅す
るアンプ）で転送された信号は増幅されて出力段
のトランジスタＱ１５，Ｑ１６を駆動する。その
結果出力端子に“Ｌ”レベルが現われる。以上が
従来の実施例である。
次に本発明による実施例を説明する。
第１図に実施例の回路図、第３図ａ乃至第３図
ｇに実施例のタイミング図を示す。ここでも選択
Ｉ／Ｏ側Ｉ／Ｏ０，０の注目セルのデータ
を“Ｌ”レベル、これと同時に選択される非選択
Ｉ／Ｏ側のセル・データを“Ｈ”レベルとする。
ワード線の電位の上昇からＳ，Ａでの信号増幅器
は従来の実施例とほゞ同様であるため、ここでは
説明を省略する。デイジツト線とＩ／Ｏ線の開閉
用の信号Φ３，Φ４のうち選択側のＩ／Ｏの信号
Φ３のみが上昇するため節点Ｎ１とＮ２のデータ
が各々節点Ｎ５とＮ１２のＩ／Ｏ線に転送され
る。
ｇに実施例のタイミング図を示す。ここでも選択
Ｉ／Ｏ側Ｉ／Ｏ０，０の注目セルのデータ
を“Ｌ”レベル、これと同時に選択される非選択
Ｉ／Ｏ側のセル・データを“Ｈ”レベルとする。
ワード線の電位の上昇からＳ，Ａでの信号増幅器
は従来の実施例とほゞ同様であるため、ここでは
説明を省略する。デイジツト線とＩ／Ｏ線の開閉
用の信号Φ３，Φ４のうち選択側のＩ／Ｏの信号
Φ３のみが上昇するため節点Ｎ１とＮ２のデータ
が各々節点Ｎ５とＮ１２のＩ／Ｏ線に転送され
る。
本発明では上記の如く、デイジツト線とＩ／Ｏ
線の開閉用の信号は選択側のみしか上昇させられ
ない。一方、非選択側のＩ／Ｏ線であるＩ／Ｏ１
１は、スタート時の“Ｈ”レベルを保持
する。すなわち、動作に先立つリセツト期間に全
てのＩ／Ｏ線は“Ｈ”レベルにチヤージされる。
このようなチヤージはダイナミツク回路で通常用
いられているプリチヤージ技術そのものによつて
何らの困難もなく行ないうるものであり、この具
体的達成手段そのものはどのようなものであつて
もよい。よつてこのための回路手段は特に図示し
ていない。例えばプリチヤージ電圧（Vcc）と各
Ｉ／Ｏ線との間にソースドレイン路を接続したト
ランジスタを設け、このトランジスタをリセツト
期間オンさせることによつて達成できる。この
時、トランジスタＱ３，Ｑ７，Ｑ１０，Ｑ１４も
オンするため節点Ｎ７，Ｎ１４もプリチヤージさ
れる。なお、特に説明していないが、デイジツト
線Ｎ１，Ｎ２，Ｎ８，Ｎ９もアクセス動作前にプ
リチヤージされることは言うまでもない。Ｉ／Ｏ
線Ｎ５が“Ｌ”レベル、Ｎ６，Ｎ１２，Ｎ１３が
共に“Ｈ”レベルとなりトランジスタＱ３，Ｑ１
０，Ｑ１４がON状態となり節点Ｎ７が“Ｌ”レ
ベルＮ１４が“Ｈ”レベルとなる。
線の開閉用の信号は選択側のみしか上昇させられ
ない。一方、非選択側のＩ／Ｏ線であるＩ／Ｏ１
１は、スタート時の“Ｈ”レベルを保持
する。すなわち、動作に先立つリセツト期間に全
てのＩ／Ｏ線は“Ｈ”レベルにチヤージされる。
このようなチヤージはダイナミツク回路で通常用
いられているプリチヤージ技術そのものによつて
何らの困難もなく行ないうるものであり、この具
体的達成手段そのものはどのようなものであつて
もよい。よつてこのための回路手段は特に図示し
ていない。例えばプリチヤージ電圧（Vcc）と各
Ｉ／Ｏ線との間にソースドレイン路を接続したト
ランジスタを設け、このトランジスタをリセツト
期間オンさせることによつて達成できる。この
時、トランジスタＱ３，Ｑ７，Ｑ１０，Ｑ１４も
オンするため節点Ｎ７，Ｎ１４もプリチヤージさ
れる。なお、特に説明していないが、デイジツト
線Ｎ１，Ｎ２，Ｎ８，Ｎ９もアクセス動作前にプ
リチヤージされることは言うまでもない。Ｉ／Ｏ
線Ｎ５が“Ｌ”レベル、Ｎ６，Ｎ１２，Ｎ１３が
共に“Ｈ”レベルとなりトランジスタＱ３，Ｑ１
０，Ｑ１４がON状態となり節点Ｎ７が“Ｌ”レ
ベルＮ１４が“Ｈ”レベルとなる。
この後、出力アンプで出力段のトランジスタへ
Ｑ１５，Ｑ１６を駆動するため、駆動能力が増幅
される。その結果、出力端子に“Ｌ”レベルが現
れる。
Ｑ１５，Ｑ１６を駆動するため、駆動能力が増幅
される。その結果、出力端子に“Ｌ”レベルが現
れる。
更に応用実施例としてＩ／Ｏ線が４系統計８本
の場合を説明する。第５図に実施例の回路図を示
す。ここでも選択Ｉ／Ｏ側Ｉ／Ｏ０，０の
注目セルのデータを“Ｌ”レベルとし、この注目
セルと同時に選択される非選択Ｉ／Ｏ側（Ｉ／Ｏ
０，０以外のＩ／Ｏ）のメモリ・セルのデ
ータを全て“Ｈ”レベルとする。デイジツト線と
Ｉ／Ｏ線をつなぐトランジスタＱ１，Ｑ２，Ｑ
３，Ｑ４，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２のゲー
トに入る信号Φ３，Φ４，Φ８，Φ９は選択Ｉ／
Ｏ側のΦ３のみ上昇するものとする。クロツクΦ
３のみ上昇するとＩ／Ｏ側７が“Ｌ”レベルでＮ
８，Ｎ９，Ｎ１０，Ｎ１９，Ｎ２０，Ｎ２１，Ｎ
２２は全て“Ｈ”レベルとなる。
の場合を説明する。第５図に実施例の回路図を示
す。ここでも選択Ｉ／Ｏ側Ｉ／Ｏ０，０の
注目セルのデータを“Ｌ”レベルとし、この注目
セルと同時に選択される非選択Ｉ／Ｏ側（Ｉ／Ｏ
０，０以外のＩ／Ｏ）のメモリ・セルのデ
ータを全て“Ｈ”レベルとする。デイジツト線と
Ｉ／Ｏ線をつなぐトランジスタＱ１，Ｑ２，Ｑ
３，Ｑ４，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２のゲー
トに入る信号Φ３，Φ４，Φ８，Φ９は選択Ｉ／
Ｏ側のΦ３のみ上昇するものとする。クロツクΦ
３のみ上昇するとＩ／Ｏ側７が“Ｌ”レベルでＮ
８，Ｎ９，Ｎ１０，Ｎ１９，Ｎ２０，Ｎ２１，Ｎ
２２は全て“Ｈ”レベルとなる。
このため節点Ｎ１１が“Ｌ”レベルでＮ１２，
Ｎ２３，Ｎ２４は全て“Ｈ”レベルとなる。その
結果、節点Ｎ２５は“Ｌ”レベルＮ２６は“Ｈ”
レベルとなり出力端子には“Ｌ”レベルが現れ
る。
Ｎ２３，Ｎ２４は全て“Ｈ”レベルとなる。その
結果、節点Ｎ２５は“Ｌ”レベルＮ２６は“Ｈ”
レベルとなり出力端子には“Ｌ”レベルが現れ
る。
上記の説明により明らかな様に、本発明による
信号伝送差動回路は、Ｉ／Ｏ線にのる情報元が何
であるかを問わない。言いかえると、本発明は、
ダイナミツク型MOS型メモリ素子のＩ／Ｏ線に
限定されるべきものではなく、スタテツク型
MOSメモリやその他いかなる差動信号伝送線系
においても実施することが出来るものである。
信号伝送差動回路は、Ｉ／Ｏ線にのる情報元が何
であるかを問わない。言いかえると、本発明は、
ダイナミツク型MOS型メモリ素子のＩ／Ｏ線に
限定されるべきものではなく、スタテツク型
MOSメモリやその他いかなる差動信号伝送線系
においても実施することが出来るものである。
第１図は本発明の実施例の回路図、第２図は従
来の回路図、第３図ａ乃至第３図ｇ本発明のタイ
ミング図、第４図ａ乃至第４図ｈは従来のタイミ
ング図である。第５図は本発明の他の実施例の回
路である。 尚、図中、Φ１，Φ２はワード線用信号、Φ
３，Φ４はデイジツト線とＩ／Ｏ線との間にソー
スフロアで配置されるトランジスタのON―OFF
用信号、Φ５はダミ・セルの容量のチヤージのリ
セツト・トランジスタ用信号、Φ６，Φ７はＩ／
Ｏの選択スイツチ用の信号である。Ｗ，Ｌ１，
Ｗ，Ｌ２はワード線、DW，Ｌ１，DWL２はダ
ミワード線、Ｄ・Ｌはデイジツト線を示す。Ｑ１
乃至Ｑ２２はトランジスタ番号、Ｎ１乃至Ｎ２９
は節点番号を示す。Ｓ，Ａはセンス・アンプ、
Csはメモリ・セル容量、Dovtは出力端子、Ｉ／
Ｏ０，Ｉ／Ｏ１，０，１は出力線を
示す。，は節点の電位では“０”レベル、
は“１”レベルである。Ｍはメモリ・セル、Ｄ
はダミ・セルを示す。
来の回路図、第３図ａ乃至第３図ｇ本発明のタイ
ミング図、第４図ａ乃至第４図ｈは従来のタイミ
ング図である。第５図は本発明の他の実施例の回
路である。 尚、図中、Φ１，Φ２はワード線用信号、Φ
３，Φ４はデイジツト線とＩ／Ｏ線との間にソー
スフロアで配置されるトランジスタのON―OFF
用信号、Φ５はダミ・セルの容量のチヤージのリ
セツト・トランジスタ用信号、Φ６，Φ７はＩ／
Ｏの選択スイツチ用の信号である。Ｗ，Ｌ１，
Ｗ，Ｌ２はワード線、DW，Ｌ１，DWL２はダ
ミワード線、Ｄ・Ｌはデイジツト線を示す。Ｑ１
乃至Ｑ２２はトランジスタ番号、Ｎ１乃至Ｎ２９
は節点番号を示す。Ｓ，Ａはセンス・アンプ、
Csはメモリ・セル容量、Dovtは出力端子、Ｉ／
Ｏ０，Ｉ／Ｏ１，０，１は出力線を
示す。，は節点の電位では“０”レベル、
は“１”レベルである。Ｍはメモリ・セル、Ｄ
はダミ・セルを示す。
Claims (1)
- １ 第１および第２のＩ／Ｏ線を入力として出力
アンプに供給する第１の出力線を出力とする第１
の回路と、前記第１および第２のＩ／Ｏ線とはそ
れぞれ相補関係にある第３および第４のＩ／Ｏ線
を入力として該出力アンプに供給する第２の出力
線を出力とする第２の回路とを備え、前記第１の
回路において、前記第１のＩ／Ｏ線と該第１の出
力線との間にソースドレインを接続し、該第２の
Ｉ／Ｏ線にゲート接続した第１のMOS型トラン
ジスタと、該第２のＩ／Ｏ線と該第１の出力線と
の間にソースドレインを接続し、該第１のＩ／Ｏ
線にゲートを接続した第２のMOS型トランジス
タとを有し、さらに前記第２の回路において、該
第３のＩ／Ｏ線と該第２の出力線との間にソース
ドレインを接続し、該第４のＩ／Ｏ線にゲートを
接続した第３のMOS型トランジスタと、該第４
のＩ／Ｏ線と該第２の出力線との間にソースドレ
インを接続し、該第３のＩ／Ｏ線にゲートを接続
した第４のMOS型トランジスタと、該第１ない
し第４のＩ／Ｏ線を動作前にプリチヤージする段
とを有し、該第１の回路および第２の回路がそれ
ぞれ第１および第３のＩ／Ｏ線を入力とするとき
は、該第１および第３のＩ／Ｏ線が選択トランジ
スタを介してそれぞれデジツト線に接続され、上
記第１の回路および第２の回路がそれぞれ第２お
よび第４のＩ／Ｏ線を入力とするときは該第２お
よび第４のＩ／Ｏ線が選択トランジスタを介して
それぞれデジツト線に接続されるようにされてい
ることを特徴とする差動回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10464379A JPS5629890A (en) | 1979-08-17 | 1979-08-17 | Differential circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10464379A JPS5629890A (en) | 1979-08-17 | 1979-08-17 | Differential circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5629890A JPS5629890A (en) | 1981-03-25 |
| JPS6336078B2 true JPS6336078B2 (ja) | 1988-07-19 |
Family
ID=14386126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10464379A Granted JPS5629890A (en) | 1979-08-17 | 1979-08-17 | Differential circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5629890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204341A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | プリント基板内蔵型バイパスコンデンサ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2514330B2 (ja) * | 1986-05-30 | 1996-07-10 | 日本テキサス・インスツルメンツ株式会社 | センスアンプ回路 |
| EP0616002B1 (en) * | 1992-09-18 | 1998-03-04 | Idemitsu Petrochemical Co., Ltd. | Process for producing polycarbonate powder |
-
1979
- 1979-08-17 JP JP10464379A patent/JPS5629890A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204341A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | プリント基板内蔵型バイパスコンデンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5629890A (en) | 1981-03-25 |
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