JPS6336536B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、主記憶装置（MSU）と、ストアス
ルー方式のバツフアメモリ（BS）を有する中央
処理装置（CPU）と、１マシンサイクルにｎ個
のメモリアクセスを行うベクトルユニツト
（VU）を含む複数個の他の処理装置からなるデ
ータ処理システムにおけるバツフアメモリ一致制
御方式に係り、特に上記バツフアメモリのタグ部
と、少なくとも同一の内容を保持する第２のタグ
部を有するシステムにおける、上記第２のタグ部
に対する制御方式に関する。

(b) 技術の背景 第１図は本発明を適用したデータ処理システム
の構成例の概略をブロツク図で示した図であつ
て、主記憶装置（MSU）１と、中央処理装置
（CSU）３と、チヤネルプロセツサー（CHP）５
と、ベクトルユニツト（VU）４からのＮ個（Ｎ
＝２）を含むＭ個（Ｍ＝４）のメモリアドレスポ
ートを有するメモリ制御部Ｍ（MCU）２からな
り、１メモリサイクルで、少なくともベクトルユ
ニツト（VU）４のＮ個のアドレスポート分の同
時アクセスができ、その他の装置｛チヤネルプロ
セツサ（CHP）５、中央処理装置（CPU）３等｝
は１メモリサイクルで１個のメモリアクセスを行
うことができるデータ処理システムを示してい
る。

該データ処理システムにおいて、中央処理装置
（以下、CPUと云う）３内に設けられているスト
アスルー方式のバツフアメモリ（BS）｛タグ部
（以下TAG1という）６とデータ部とからなる｝
と上記主記憶装置（MSU）１との内容を効率的
に一致させる方式として、上記メモリ制御部
（MCU）２内に別のタグ部（以下TAG2という）
７を、上記ベクトルユニツト（VU）４からのＮ
個のアドレスポート（本例ではＡポート、Ｂポー
ト）対応に設け、例えばベクトルユニツト（以下
VUという）４から主記憶装置（MSU）１にス
トアアクセスを行つた時の、該ストアアドレスと
TAG2の登録アドレスとが一致した場合のみ、上
記TAG1(6)に対して、該ストアアドレスを送出し
無効化するように制御する方法が知られている。

上記ストアスルー方式のバツフアメモリ（BS）
においては、CPU３からのフエツチの場合では、
該フエツチアドレスとTAG1(6)内のアドレスとが
一致したとき、バツフアメモリ（BS）のデータ
部の内容を使用し、不一致の場合には、主記憶装
置（MSU）１から該バツフアメモリ（BS）のデ
ータ部にムーブインして、そのデータを使用す
る。又、ストアの場合では、該ストアアドレスと
TAG1(6)内のアドレスとが一致したときには、該
バツフアメモリ（BS）のデータ部にライトする
と同時に、主記憶装置（MSU）１にもライトす
るが、不一致の場合には、主記憶装置（MSU）
１に対してのみライトする。

又、上記CPU３以外の装置からのストアの場
合には、該ストアアドレスが一致した場合には、
該ストアアドレスを無効化（BI）アドレスとし
てCPU３に送出し、該CPU３において一致した
場合には、該TAG1(6)から該アドレスを消去し、
不一致の場合には該ストアアドレスを捨てるよう
に機能する。そして、フエツチの場合には主記憶
装置（MSU）１の内容に影響を与えることはな
いので何もしない。

この一致制御の原理を以下に説明する。

先ず、CPU３は上記ストアスルー一方式のバ
ツフアメモリ（BS）を持ち、チヤネルプロセツ
サ（以下、CHPと云う）５、VU４は該バツフア
メモリ（BS）を持つていなくて、直接主記憶装
置（MSU）１をアクセスする。

CPU３は主記憶装置（MSU）１からデータを
ロードするときは該バツフアメモリ（BS）の
TAG1(6)を調べ、必要とするデータブロツクが登
録されていないときは、主記憶装置（MSU）１
よりブロツクフエツチ｛バツフアメモリ（BS）
の登録単位のデータ、ここでは、64バイト｝し、
該バツフアメモリ（BS）のデータ部に登録する
と同時に該データを使用する。若し、該必要とす
るデータが既に登録されている場合には、該バツ
フアメモリ（BS）からロードする。

CHP５，VU４が主記憶装置（MSU）１に対
してストアする場合には、直接該主記憶装置
（MSU）１にストアする。若し、このストアする
アドレスをCPU３がバツフアメモリ（BS）に登
録していたとすると、主記憶装置（MSU）１と
該バツフアメモリ（BS）との間にデータの不一
致が生じることになる。

このときバツフアメモリ（BS）のデータを主
記憶装置（MSU）１のデータに一致させる処理
が、本発明で行おうとしているバツフア無効化
（BI）処理である。

該バツフア無効化（BI）処理は、その名称が
示すように、CHP５，VU４が使用したストアア
ドレスをCPU３の上記TAG1(6)に送つてチエツ
クし、一致すれば、該TAG1(6)の該当のアドレス
を消去して無効化し、一致しなければ、該ストア
アドレスを捨てる処理を行う。

従つて、一致していた場合には、該当アドレス
がバツフアメモリから消去されるので、再び
CPU３よりデータロードを行つても、該バツフ
アメモリ（BS）には該当のデータがない為、主
記憶装置（MSU）１に対して前述のブロツクフ
エツチが行われ、結果として、主記憶装置
（MSU）１とバツフアメモリの内容が一致するこ
とになる。

次に、上記TAG2，７の必要性について説明す
る。一般に、マルチプロセツサシステムや、ベク
トルユニツト（VU）４を持つシステムでは、主
記憶装置（MSU）１へストアする頻度が大きい。

例えば、上記第１図に示した例では、２つのア
クセスパイプライン（Ａアクセスパイプライン、
Ｂアクセスパイプライン）を備えているので、同
時に２個のストアアクセスが発生する。

一方、CPU３での無効化（BI）処理の為のア
ドレスチエツクは、バツフアメモリ（BS）にラ
ンダムアクセスメモリ（RAM）素子を使用して
いる為、毎サイクルに１個のアドレスしかチエツ
クすることができない。

従つて、上記TAG2(7)を持たないと、VU４は
本来毎サイクル２個のストアアクセスが可能であ
るのに、CPU３の無効化（BI）処理の為に、毎
サイクル１個しかストアすることができなくな
る。

又、CPU３もVU４がストア動作を始めると、
上記無効化（BI）処理の為に、該CPU２の性能
が著しく低下せざるを得ないことになる。

このようなCPU２、及びVU４の性能低下を防
止する為に、メモリ制御部（MCU）２に、上記
TAG2(7)と云うアドレスバツフアを持つようにす
る。このTAG2(7)はアドレスバツフアであるか
ら、バツフアメモリ（BS）のようにデータ部は
不要である。

そして、このTAG2(7)はCPU３内のバツフア
メモリ（BS）のタグ部TAG1(6)に登録してある
アドレスを必ず持つ制御とする。

即ち、CPU３がブロツクフエツチをした場合
には、必ず該TAG2(7)へそのアドレスを登録す
る。

具体的には、上記CPU３が上記バツフアメモ
リ（BS）へデータをロードする際に、同一のア
ドレスを該第２のタグ部へ登録する場合、該第２
のタグ部のウエイが全て登録済で、且つ該登録済
アドレスと登録アドレスが一致しなかつたとき
に、該第２のタグ部の最も古いアドレスを、上記
CPU３のバツフアメモリ（BS）へ送出して、該
CPU３が該アドレスの無効化（BI）処理を行う
と同時に、該第２のタグ部においても、上記ロー
ドアドレスの登録処理を行う。

そして、CHP５、又はVU４がストアした場合
には、該TAG2(7)に登録されているアドレスと一
致したかどうかを調べて、一致した場合のみ
CPU３へ無効化（BI）処理をすべきアドレスを
送出し、一致しない場合には、該アドレスはその
儘捨てられる。

このように、このTAG2(7)がないと、VU４か
ら主記憶装置（MSU）１に対して、ストアアク
セスを行う毎に、上記バツフアメモリ（BS）に
対して該アドレスに関する無効化（BI）要求が
出され、CPU３での上記バツフアメモリ（BS）
の使用効率を低下させる問題があつた。

然して、上記TAG2(7)を設けることにより、該
TAG2(7)での照合一致したアドレスに対しての
み、無効化要求を行うようにすることにより、
CPU３での上記バツフアメモリ（BS）の使用効
率を向上させることができる。

本発明は、このTAG2(7)に対する制御方式に関
している。

(c) 従来技術と問題点 上記TAG1(6)とTAG2(7)とを有しているデータ
処理システムにおいて、従来とつていた技術は、
TAG1(6)とTAG2(7)には同一データを登録し、且
つ同一データの消去（無効化処理）を行つてい
た。

然して、スーパーコンピユータ等のベクトルユ
ニツト（VU）４からの主記憶装置（MSU）１
に対するアドレスポートがＮ個存在し、且つ１演
算サイクルにおいて、上記Ｎ個のアドレスポート
分のメモリアクセス要求が同時に出るシステムに
おいては、TAG1(6)と同一のハードウエアがＮ個
分必要であり、又該Ｎ個のアドレスポート等から
の無効化アドレスによつて、TAG2(7)に登録され
ている同じアドレスを消去する回路のハードウエ
ア量も膨大となる問題があつた。

更に、Ｎ個のアドレスポート等からの無効化ア
ドレスにより、TAG2(7)から同じアドレスを１演
算サイクルで消去する為には、上記ベクトルユニ
ツト（VU）４からのＮ個を含むＭ個の全ポート
からのメモリアクセスを同時に停止させる必要が
あつた。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、主記憶装置に
対して上記同時アクセスが生起するＮ個のアドレ
スポート等を有するデータ処理システムにおい
て、該Ｎ個のアドレスポート等からの無効化アド
レスによつて、該Ｎ個分等のTAG2に登録されて
いる同じアドレスを消去する回路のハードウエア
量を削減し、且つ該TAG2から無効化アドレスを
消去するのに全ポートのメモリアクセスを停止さ
せることなく、主記憶装置とバツフアメモリとの
一致制御機能は落とさない方式を提供することを
目的とするものである。

(e) 発明の構成 そしてこの目的は、本発明によれば： (1) 主記憶装置（MSU）と、主記憶制御部
（MCU）と、ストアスルー方式のバツフアメモ
リ（BS）を有する中央処理装置（CPU）と、
１マシンサイクルにｎ個のメモリアクセスを行
うベクトルユニツト（VU）を含む複数個の他
の処理装置からなるデータ処理システムにおい
て、 上記バツフアメモリ（BS）のタグ部と、少
なくとも同一の内容を保持する第２のタグ部
を、上記主記憶制御部（MCU）にｎ個設け、 該第２のタグ部の登録容量を上記バツフアメ
モリ（BS）のタグ部の登録容量より大きくし
て、 上記中央処理装置（CPU）が上記バツフア
メモリ（BS）へデータをロードする際に、同
一のアドレスを該第２のタグ部へ登録する場
合、該第２のタグ部のウエイが全て登録済で、
且つ該登録済アドレスと登録アドレスが一致し
なかつたときに、該第２のタグ部の最も古いア
ドレスを、上記中央処理装置（CPU）のバツ
フアメモリ（BS）へ送出して、該中央処理装
置（CPU）が該アドレスの無効化処理を行う
と同時に、該第２のタグ部においても、上記ロ
ードアドレスの登録処理を行うことによつて上
記最も古いアドレスを消去することで、該第２
のタグ部の無効化処理を行い、 上記他の処理装置が主記憶装置（MSU）に
対してストアアクセスを行う際に、上記主記憶
装置（MSU）と上記バツフアメモリ（BS）の
内容を一致させるのに、該ストアアドレスを該
第２のタグ部で参照して、一致した場合には、
上記バツフアメモリ（BS）へ送出して該バツ
フアメモリ（BS）の無効化処理を行い、一致
しなかつた場合には、上記バツフアメモリ
（BS）に該ストアアドレスを送出することな
く、且つ、該第２のタグ部の登録アドレスに対
しては、上記一致、不一致にかかわらず一切の
無効化処理を行わないことで、他の処理装置か
らのメモリアクセスを停止させないように制御
する方法。

(2) 主記憶装置（MSU）と、主記憶制御部
（MCU）と、ストアスルー方式のバツフアメモ
リ（BS）を有する中央処理装置（CPU）と、
１マシンサイクルにｎ個のメモリアクセスを行
うベクトルユニツト（VU）を含む複数個の他
の処理装置からなるデータ処理システムにおい
て、 上記バツフアメモリ（BS）のタグ部と、少
なくとも同一の内容を保持する第２のタグ部
を、上記主記憶制御部（MCU）にｎ個設け、 該第２のタグ部の登録容量を上記バツフアメ
モリ（BS）のタグ部の登録容量より大きくし
て、 上記中央処理装置（CPU）が上記バツフア
メモリ（BS）へデータをロードする際に、同
一のアドレスを該第２のタグ部へ登録する場
合、該第２のタグ部のウエイが全て登録済で、
且つ該登録済アドレスと登録アドレスが一致し
なかつたときに、該第２のタグ部の最も古いア
ドレスを、上記中央処理装置（CPU）のバツ
フアメモリ（BS）へ送出して、該中央処理装
置（CPU）が該アドレスの無効化処理を行う
と同時に、該第２のタグ部においても、上記ロ
ードアドレスの登録処理を行うことによつて上
記最も古いアドレスを消去することで、該第２
のタグ部の無効化処理を行い、 上記他の処理装置が主記憶装置（MSU）に
対してストアアクセスを行う際に、上記主記憶
装置（MSU）と上記バツフアメモリ（BS）の
内容を一致させるのに、上記他の処理装置が主
記憶装置（MSU）に対してストアアクセスを
行い、該ストアアドレスで第２のタグ部を参照
して一致した場合には、上記バツフアメモリに
送出して該バツフアメモリ（BS）の無効化処
理を行うと同時に、該第２のタグ部に入力され
る全てのアドレスに対するストアアドレスバリ
ツド（SAV）と上記中央処理装置（CPU）の
登録アドレスバリツド（BFAV）とが、“オ
フ”であることを検出する手段を設け、 該手段の検出出力が“オン”であるときの
み、該第２のタグ部に対するアクセスが無いと
認識して、上記ストアアドレスによつて、該第
２のタグ部の無効化処理を行うように制御する
方法。

を提供することによつて達成され、第２のタグ部
に登録されている無効化アドレスを消去する回路
を削除するか、或いは特定の条件のときのみ、若
干の消去回路を設けるだけで、主記憶装置とバツ
フアメモリとの内容を一致させることができる利
点がある。

(f) 発明の実施例 先ず、本発明の主旨を要約すると、主記憶装置
（MSU）に対して、ベクトルユニツト（VU）か
ら同時にアクセスするＮ個のアドレスポートを含
むＭ個のアクセスポートと、中央処理装置
（CPU）にバツフアメモリ（BS）を有し、該バ
ツフアメモリ（BS）のタグ部とは別に、該Ｎ個
のアドレスポート対応に第のタグ部を有するデー
タ処理システムにおいて、該第２のタグ部の登録
容量を、バツフアメモリ（BS）のタグ部の登録
容量より大きくしておき、上記各アドレスポート
から主記憶装置に対してストアアクセスが行わ
れ、第２のタグ部において一致がとれた場合に
は、バツフアメモリ（BS）に対して該アドレス
に関する無効化処理を行い、一致しなかつた場合
には、上記バツフアメモリ（BS）に上記ストア
アドレスを送出することなく、該第２のタグ部の
登録アドレスには、上記一致、不一致にかかわら
ず、一切無効化処理を行わないか、或いは第２の
タグ部に対するアクセスがない時のみ、若干の消
去回路を付加して無効化処理を行うように制御す
ることにより、第２のタグ部における、無効化ア
ドレスを消去する為のハードウエア量を削減し、
且つ、該無効化処理のために、全アドレススポー
トからのメモリアクセスを停止させることがない
ようにしようとするものである。

以下本発明の実施例を図面によつて詳述する。
前述の第１図が、本発明を適用したデータ処理シ
ステムの構成例の概略をブロツク図で示した図で
あり、第２図はバツフアメモリ内のタグ部TAG1
と第２のタグ部TAG2の構成例を示した図であ
り、第３図は本発明の一実施例と他の実施例とを
合わせてブロツク図で示した図であり、第４図は
TAG1とTAG2とのアドレスの構成例を示した図
である。本実施例において、アドレスポートにつ
いては、説明を簡単にする為にＡポートとＢポー
トの２ポートとする。

第１図において、前述のように、１は主記憶装
置（MSU）、２はメモリ制御部（MCU），３は
CPU，４はVU，５はCHP，６はバツフアメモ
リ（BS）のタグ部TAG1，７は第２のタグ部
TAG2である。そして、アドレスポートの内、Ａ
ポートはVU４によつてのみアクセスされ、Ｂポ
ートはVU４，CHP５，CPU３によりアクセス
される。

ここに示されているバツフアメモリ（BS）は
公知のセツトアソシアテイブ方式のバツフアメモ
リであるのて、そのタグ部TAG1(6)を、下位のブ
ロツクアドレス（ラインアドレス）でアクセスす
ることにより読み出された上位アドレスとの一致
を見ることで、当該ラインアドレスに登録されて
いるデータブロツクの有無を検索するものであつ
て、前述のようにストアスルー方式で制御され
る。

第２図は、該TAG1(6)とTAG2(7)の構成を示し
ている。本図から明らかな如く、TAG1(6)は64ラ
イン×16ウエイで構成されており、メモリアドレ
ス（31〜４ビツト）の内、下位のアドレス25〜20
ビツト（64ライン）をラインアドレスとして、１
ラインで64バイト分（00_HEX〜3F_HEX）のアドレス
エリアをアクセスする。従つて、該TAG1(6)で登
録できるアドレスエリアは、64バイトエリア×64
ライン×16ウエイ＝64キロバイト（以下、KBで
示す）エリアである。

TAG2(7)の方は、前述のようにアドレスバツフ
アであるので、所謂タグ部のみで構成され、デー
タ部を持つていない。

そして、そのタグ部は、本例では、512ライン
×２ウエイで構成されており、メモリアドレス
（31〜４ビツト）の内、下位のアドレス23〜15ビ
ツト（512ライン）をラインアドレスとして、１
ラインで256バイト分（00_HEX〜FF_HEX）のアドレ
スエリアをアクセスする。従つて、該TAG2(7)で
登録できるアドレスエリアは、256バイトエリア
×512ライン×２ウエイ＝256KBエリアであり、
TAG1(6)の４倍の登録容量を持つている。

ここで云うTAG1(6)，TAG2(7)の登録容量は、
上記からも明らかなように、ある登録アドレスが
示すことができる登録領域の大きさの総量を示し
ている。

上記のアドレスの構成を図示すると、第４図の
通りとなり、第２図で示したTAG1(6)，TAG2(7)
の構成例と対比することにより、各アドレスビツ
トの意味付けがより明確になる。

又、TAG2(7)は、前述のようにポート（Ａポー
ト，Ｂポート）別に構成されるが、Ａポート，Ｂ
ポートから毎サイクル、アクセスされるので、そ
れぞれ同じ構成となつている。

本来、TAG1(6)とTAG2(7)は同じ構成とすべき
であるが、TAG2(7)はVU４のアドレスポートの
数だけ持つ必要があり、ベクトルアクセスは一般
にＮ個（本例では、２個）の同時アクセスを行う
ので、Ｎ個のTAG2(7)が必要となることから、そ
のハードウエアが膨大となる問題がある。

例えば、同時にアクセスされるアドレスポート
（Ａポート，Ｂポート）の１つのアドレスポート
に対応するTAG2(7)についてみたとき、ウエイの
数をTAG1（，６と同じ“16ウエイ”とすると、
８倍のアドレスレジスタと、照合回路を必要とす
ると共に、それだけ該TAG2(7)に関連する論理ブ
ロツクの端子数が増加して、最近の高集積化動向
に適さなく問題がある。

そこで、本例においては、例えば、TAG2(7)の
ウエイ数を1/8の２ウエイとして、ライン数を８
倍の512ラインとすることで、TAG1(6)と登録ア
ドレスの格納個数を同じ（64ライン×16ウエイ＝
512ライン×２ウエイ＝1024個）にし、登録エリ
アの単位を上記のように、TAG1(6)の64バイトか
ら256バイトの４倍としている。

従つて、TAG2(7)の１つのラインのサイズ
（256バイト）を、TAG1(6)の１つのラインのサイ
ズ（64バイト）より大きくすることにより、いか
なる利点が得られるかが本発明の効果の１つとな
るが、前述のように、格納個数はTAG2(7)と
TAG1(6)とで同じ“1024”個であるので、結果的
には、TAG2(7)の登録エリアがTAG1(6)の登録エ
リアの４倍である（以下、TAG2(7)＞TAG1(6)で
表す）ことを意味していることになり、この状態
において、TAG1(6)に主記憶装置（MSU）１か
らブロツクフエツチを行つて、該当ブロツクのア
ドレスをTAG2(7)に登録するときに、リプレイス
メントによる無効化（BI）処理がどうなるかが
その効果の目安となる。

先ず、第１図，第２図を用いて、TAG2(7)の基
本動作を説明する。

CPUブロツクフエツチ〔CPU３からのバツ
フアメモリアクセスで必要なデータがない時に
フエツチされる、主記憶装置（MSU）１から
の64バイト単位のブロツク転送を云う〕によ
り、TAG2(7)へＢポートから該CPUブロツク
フエツチのアドレスを登録する。

上記CPUブロツクフエツチにより、アドレ
スを登録する場合、TAG2(7)を構成するウエイ
０，ウエイ１ともに、既に登録されていて｛即
ち、バリツドビツト（Ｖ）が“１”｝、且つ該登
録されているアドレスと、今登録しようとする
アドレスが一致しなかつた場合（即ち、空きが
ない時）には、ウエイ０、ウエイ１の内から最
も古いアドレスについてリプレイスを行い、該
リプレイスされたアドレスについて、TAG1(6)
に対し無効化要求を出す必要がある。

VU４又はCHP５が主記憶装置（MSU）１
に対してストアアクセスを行つた場合には、該
アドレスは各ポート毎に、TAG2(7)へ送出さ
れ、参照される。

そして、上記ストアアドレスと、TAG2(7)の登
録アドレスとが一致した場合、中央処理装置
（CPU）３のTAG1(6)に対して、そのアドレスを
無効化する要求を出す。

この場合、TAG2(7)においては、上記登録アド
レスを消去（無効化）しないように制御されたこ
とにより、該無効化処理によつて、他の装置から
のメモリアクセスを停止させる必要がなくなる。
この動作が本発明のポイントとなる。

該ストアアドレスと、TAG2(7)の登録アドレス
とが一致しない場合、上記無効化要求（以下BI
という）は行わない。従つて、前述のように、
VU４からのＮ個のアクセスポートによる同時ス
トアアクセスが可能となる。

TAG2(7)からTAG1(6)に対する上記BIには、次
の３種類が存在する。

１ CPUブロツクフエツチによつてTAG2(7)を
リプレイスしたことによるBI。（これをリプレ
イスメントによるBIという） ２ TAG1(6)，TAG2(7)の両方に登録されている
アドレスに対するBI。（これを有効BIという） ３ TAG1(6)には登録されていなくて、TAG2(7)
に登録されているアドレスに対するBI。（これ
を無効BIという） 上記３種類のBIの発生理由と、TAG2(7)＞
TAG1(6)とすることによる、BI回数の変化を以
下に説明する。

１ リプレイスメントによるBI。

「BI発生理由」 前述のように、CPU３からのブロツクフエツ
チにより、TAG2(7)へアドレスを登録する時、ウ
エイ０、ウエイ１とも登録済みで、且つ登録しよ
うとするアドレスと登録済みのアドレスとが不一
致であると、ウエイ０、ウエイ１の内の最も古い
アドレスを追い出すことにより発生するBIであ
る。

「TAG2(7)＞TAG1(6)とすることによるBI回数変
化」 TAG2(7)＞TAG1(6)とすることにより、TAG1
(6)に対するBI回数は減少する。

前述のように、登録エリアについては、TAG2
(7)＞TAG1(6)となるように構成されているので、
CPU３においてブロツクフエツチを行つた時、
TAG1(6)に対する登録アドレスがTAG2(7)に既に
登録されているアドレスと一致するケースが多く
なり、不一致のケースは少なくなることから、該
BI回数は減少することになる。

２ 有効BI（VU４，CHP５からのストアアクセ
スによる）。

「BI発生理由」 TAG1(6)とTAG2(7)の両方に、登録されている
アドレスに対して、VU４又はCHP５が主記憶装
置（MSU）１に対してストアアクセスをしたこ
とにより発生するBIである。

「TAG2(7)＞TAG1(6)とすることによるBI回数変
化」 TAG2(7)に登録されているアドレスは、少なく
ともTAG1(6)に登録されているアドレスを包含し
ているので、該有効BIの発生率はTAG2(7)の大
きさには関係なく同じとなる。

３ 無効BI（VU４，CHP５からのストアアクセ
スによる）。

「BI発生理由」 TAG1(6)に登録されていなくて、且つTAG2(7)
に登録されているアドレスに対して、VU４は又
はCHP５が主記憶装置（MSU）１にストアアク
セスしたことにより発生するBIである。

従つて、CPU３においては、該BIアドレスが
送出されてきてもTAG1(6)に登録されているアド
レスとは一致しないので、該VU４からのストア
アクセスによるTAG2との一致のみで、該アドレ
スは捨てられる為に、無効BIと云うのである。

「TAG2(7)＞TAG1(6)とすることによるBI回数変
化」 TAG2(7)を大きくすると、該TAG2(7)に登録さ
れているアドレスが多くなるので、該登録アドレ
スとVU４や、CHP５からのストアアドレスと一
致する確率が増加することになり、TAG1(6)に対
する無効BI回数は増大することになる。

上記の説明から明らかな如く、本発明を実施す
ることにより、無効BIが発生し、システムの性
能が落ちるという欠点があるが、システムの動
作、即ち、主記憶装置（MSU）１の内容と、バ
ツフアメモリ（BS）のデータ部の内容とを一致
させる機能には、全く支障はない。

そして、VU４等がアクセスするメモリエリア
と、CPU３がアクセスするメモリエリアを、オ
ペレイテイングシステム（OS）によつて、独立
に管理することにより、上記性能の低下を少なく
することができる。

即ち、CPU３がアクセスするメモリエリアと、
VU４等がアクセスするメモリエリアとを分ける
と、TAG2(7)へ登録されているアドレスはCPU
３のブロツクフエツチアドレスのみとなる。

従つて、VU４等がストアするアドレスは
TAG2(7)に登録されているアドレスと一致しない
ので、TAG2の構成を本発明のようにしても、殆
ど性能の低下はないことになる。

然し、実際には、オペレーテイングシステム
（OS）によつて、CPU３と、VU４のエリアを独
立に管理したとしても、100％の分離は困難であ
るが、それによる性能の低下は殆ど無視すること
ができる程度である。

次に、第３図によつて、本発明の一つの実施例
を説明する。

前述したように、ＡポートにはVU４，Ｂポー
トにはVU４，CPU３，CHP５が接続されてい
るものとする。

通常、VU４はメモリアクセスの性能を向上さ
せる目的で、同一マシンサイクル内で複数個（本
例では２個）のメモリアクセスを、例えば、各バ
ンクに対して行う。然し、CPU３，CHP５につ
いては、基本的に逐次処理であるので、同一マシ
ンサイクル内では、高々１つのアクセスである。

このような条件を元に、本実施例においては、
VU４をＡポート、Ｂポートに接続しており、
CPU３，CHP５が同じポートに接続しているの
は、VU４については、１マシンサイクルで２個
のアクセスをする為に、Ａポート、Ｂポートへ接
続し、CHP５，CPU３については、メモリに対
するプライオリテイの制御を１つのポート内で行
つて簡単にする為である。

先ず、CPU３がブロツクフエツチを行つた場
合のアドレスの登録動作について説明する。

この時、レジスタBFAR７９にCPU３からの
ブロツクフエツチアドレスが保持される、と同時
にレジスタBBI１Ｒ，７１１へもセツトされる。
そして、Ｂポートの前段の回路（第１図のプライ
オリテイ回路）に対しては、例えば、１サイクル
間TAG2(7)への登録を禁止するINH信号を登録
制御回路９１から送出して、次のTAG2(7)へのア
クセス要求を抑止し、上記BFAR７９に保持さ
れている登録アドレスの登録動作を保証するよう
に動作する。

次のサイクルにおいて、BBI２R721に上記ブ
ロツクフエツチアドレスがセツトされると共に、
BBI１Ｒ７１１の下位ビツト23〜15によつて、本
タグ部のウエイ０，１，７０１がアクセスされ、
それぞれレジスタBTRR０，７３１，BTRR１，
７４１に読み出しデータが出力される。

このレジスタBTRR０，７３１，BTRR１，
７４１の内容（アドレス４〜14ビツト）とレジス
タBBI２Ｒ７２１のビツト４〜14とが、一致回路
Ｃ７５１で照合され、それぞれ一致出力Ｍ０，Ｍ
１を出力する。

この出力Ｍ０，Ｍ１とバリツドビツトＶ０，Ｖ
１とがＢポート制御部（Ｂ―CTL）７６１に送
出され、以下のような制御を行う。

即ち、V0・V1＝Ｖとし、M0＋M1＝Ｍとした
時、それぞれのＶ，Ｍの値に対するＢポート制御
部（Ｂ―CTL）７６１の動作は次の通りとなる。

ここで、Ｖ０，Ｖ１はTAG2(7)のウエイ０、ウ
エイ１に対するバリツドビツトである。

従つて、V0，V1＝（０，０），（０，１），（１，
０）の場合には、CPU３でのブロツクフエツチ
によつて、TAG2(7)に該当アドレスを登録すると
き、該TAG2(7)に、“空き”があることを示して
いるので、該TAG2(7)においてリプレイスメント
を行う必要はない。

然し、V0，V1＝（１，１）で、且つ登録アド
レスがTAG2(7)に登録されているアドレスと一致
しない場合にはリプレイスメントを行う必要があ
る。

このことから、登録動作の制御には、２つのブ
ロツクのバリツドビツトが“オン”か、又は、そ
れ以外かの区別をする為の論理が必要である。即
ち、Ｖ＝V1.V2の論理を持つＶを使用する。

これに対して、M0＋M1＝Ｍとする理由につい
て、次に説明する。

本実施例においては、TAG2(7)は２ウエイ構成
としており、ウエイ０、ウエイ１に対するアドレ
スマツチ信号をＭ０，Ｍ１としていて、各ウエイ
に対する登録は必ず異なるアドレスを登録するこ
とになるので、どちらか一方のウエイが一致した
と云う信号、即ち、M0＋M1＝Ｍの信号によつて
制御を行う為である。以下、それぞれのケースに
ついて、具体的な動作を説明する。

〔Ｖ，Ｍ＝０，０の場合〕 バリツドビツトV0，V1＝０のウエイ（但し、
V0＝V1＝０の時はウエイ０）にBFAR７９に保
持されているアドレスを登録する。具体的には、
ウエイ０，１へのライトタイミングになると、
BFAR７９の下位ビツト23〜15ビツトがセレク
タ８２１を通して、BBI１Ｒ７１１の下位のビツ
ト位置にセツトされ、その出力アドレスでウエイ
０，１がアクセスされ、BFAR７９の上位ビツ
ト４〜14が登録されるように動作する。

第３図において、ウエイ０，７０１からウエイ
１，７００へ至る矢印は、TAG2(7)の登録デー
タ、即ち、前述のBFAR７９に保持されている
登録データ（バリツドビツト、アドレス４〜14ビ
ツト）の登録バスを示している。

〔Ｖ，Ｍ＝０，１の場合〕 照合一致したウエイ（Ｍ＝１のウエイ）に対し
て、BFAR７９に保持されているアドレスをオ
ーバライトする。ライトの方法は上記と同じよう
にして行われる。

〔Ｖ，Ｍ＝１，０の場合〕 このケースは、前述のように、TAG2(7)のウエ
イ０，１が登録済で、今登録しようとしているア
ドレスが登録済アドレスと一致しなかつたケース
に当たるので、最も古いウエイのアドレスを、セ
レクタ（SEL）７８を通して、リプレイスメント
BIキユー７７２に追い出し、該追い出した後の
ウエイBFAR７９に保持されている登録アドレ
スを、上記登録制御回路９１の指示に基づいてラ
イトする。

〔Ｖ，Ｍ＝１，１の場合〕 照合一致したウエイに対して、BFAR７９に
保持されているアドレスをオーバライトする。ラ
イトの手順は上と同じである。

次に、VU４，CHP５からのストア動作の場合
について説明する。

この場合、ＡポートよりVU４がストアアクセ
スしたとして説明する。該Ａポートについては、
登録動作はあり得ない。即ち、TAG2(7)に対する
登録動作は、前述のように、CPU３がブロツク
フエツチを行つたとき、TAG1(6)に登録するアド
レスと同じアドレスをTAG2(7)に登録するもので
あるが、該Ａポートについては、VU４しか接続
されていないので、該Ａポートからの登録動作は
あり得ないことになる。

先ず、VU４からのストアアドレスはABI１Ｒ
７１０にセツトされ、その下位ビツト23〜15によ
つて、ウエイ０，１，７００がアクセスされる。

次のサイクルにおいて、ABI２Ｒ７２０に上記
ストアアドレスがシフトされ、セツトされると共
に、ATRR０ ７３０、ATRR１ ７４０には、
ウエイ０，１，７００の出力（アドレス４〜14ビ
ツト）がセツトされ、その出力データとABI２Ｒ
７２０の上位４〜14ビツトとが、一致回路Ｃ７５
０で照合され、若し一致出力が得られると、ABI
２Ｒ７２０の内容が、Ａポート制御部（Ａ―
CTL）７６０の制御の基に、ＡポートBIキユー
７７０に入力されて、CPU３に対してBI要求が
行われる。

ＢポートからVU４、又はCHP５がストアアク
セスを行つた場合についても、全く同じように動
作して、RBI２Ｒ７２１の内容がＢポートBIキ
ユー７７１に入力されて、CPU３に対してBI要
求が行われる。

然して、本発明においては、上記VU４等から
のストアアクセスにおいては、TAG2(7)のウエイ
０，１，７００に登録されているBIアドレスは
消去（即ち、無効化）さらないように制御される
のである。

若し、一致回路Ｃ７５０において、一致出力が
得られなかつた場合は、CPU３に対してBI要求
は行われず、ABI２Ｒ７２０にセツトされていた
ストアアドレスが消去されるのみである。

尚、ＡポートBIキユー７７０，ＢポートBIキ
ユー７７１，リプレイスメントBIキユー７７２
にキユーイングされたBIアドレスは、セレクタ
８０を通してレジスタBIR８１０にセツトされ、
順次CPU３に送出されるように制御される。

以上、詳細に説明してきたストア動作において
は、Ａポート或いはＢポート等から、主記憶装置
（MSU）１に対してストアアクセスが行われ、そ
のストアアドレスがTAG2(7)のポート別の各ウエ
イのいずれかに登録されているアドレスと一致回
路Ｃ７５０，７５１で照合され、一致出力が得ら
れた場合、CPU３に対してはBI要求を送出する
が、TAG2(7)内の各ウエイ７００，７０１に登録
されている上記ストアアドレスを消去しない所に
特徴があつた。

本発明の他の実施例を、同じ第３図によつて説
明する。

この他の実施例の特徴を要約すると、Ａポー
ト、Ｂポート等より送出されてくるアドレスデー
タの、TAG2(7)をアクセスするタイミングにおけ
るバリツドビツト〔各ポート毎のストアアドレス
バリツド（SAV）、登録アドレスバリツド
（BFAV）がある〕が総てオフである場合に限
り、TAG2(7)内のそれぞれのウエイに登録されて
いる無効アドレスを消去しようとするものであ
る。

本発明を実施するのに必要なハードウエアが、
TAG2消去アドレスレジスタ８１１である。

ＡポートBIキユー７７０、ＢポートBIキユー
７７１へ入力されたBIアドレスには、Ａポート
制御部（Ａ―CTL）７６０から付加されるウエ
イ０，１を示すフラグと、ストアによるBIであ
るというフラグ（前述の、SAV）を持ち、セレ
クタ８０を通つて、CPU３に送出されると同時
に、上記ストアによるBIであるというフラグ
（SAV）が“オン”の時には、上記TAG2の消去
アドレスレジスタ８１１にもセツトされ、次の
BIアドレスがCPU３に送出される迄、又は
TAG2(7)より消去される迄保持される。

そして、Ａポート、Ｂポート等からのストアア
ドレスバリツド（SAV）と、Ｂポートからの登
録アドレスバリツド（BFAV）が、TAG2(7)をア
クセスするタイミングにおいて、総てオフである
ことを検出手段（DET）９０で認識すると、該
TAG2(7)にはアクセスがないことになるので、上
記TAG2消去アドレスレジスタ８１１の出力を、
セレクタ（SEL）８２０，８２１で選択して、
ABI１Ｒ７１０，BBI１Ｒ７１１にセツトする。

そして、次のサイクルにおいてABI１Ｒ７１
０，BBI１Ｒ７１１の下位ビツト23〜15をアドレ
スとして、それぞれのウエイをアクセスして、ウ
エイ０，１を示すフラグが示すウエイのバリツド
ビツト（Ｖ）をオフにし、該ウエイ０，１を示す
フラグが示すウエイの、該ストアアドレスの消去
を行うように制御する。

Ａポート、Ｂポートから入力されるBIアドレ
スに対する複数のバリツド（即ち、Ａポートから
のSAVと、ＢポートからのSAV，BFAV）が総
てオフでなければ、前記TAG2消去アドレスレジ
スタ８１１にセツトされているアドレスデータ
は、上記複数のバリツドがオフになる迄保持され
る。

上記保持している間に、TAG2消去アドレスレ
ジスタ８１１に対して、Ａポート又はＢポートか
ら、次のBIアドレスが送出されてくると、それ
まで保持していたアドレスを消去して、該送出さ
れてきた新しいBIアドレスを、該TAG2消去ア
ドレスレジスタ８１１にセツトするように制御さ
れる。

従つて、この方式ではＡポート、又はＢポート
から送られてくるアドレスに対する複数の上記バ
リツドビツト（ＡポートからのSAVと、Ｂポー
トからのSAV，BFAV）が、TAG2(7)をアクセ
スするタイミングにおいてオフであるときには、
該TAG2(7)に対するアクセスがないと認識して、
該TAG2消去アドレスレジスタ８１１に保持され
ていたBIアドレスを消去するように制御される
ので、若し消去できなければTAG1(6)に存在しな
くて、TAG2(7)には残るという状態（即ち、無効
BI）となるが、前述のようにシステムの動作に
は全く支障はないし、前述のように、オペレイテ
イングシステム（OS）での管理方法によつては、
殆ど問題にならない程度となる。

尚、リプレイスメントBIキユーからのBIアド
レスは、TAG2(7)での無効化処理には関係しない
アドレス（即ち、登録アドレス）であるので、
TAG2消去アドレスレジスタ８１１には設定され
ないように制御される。

(g) 発明の効果 以上、詳細に説明したように、本発明のバツフ
アメモリ一致制御方式は、主記憶装置MSUに対
して、ベクトルユニツトVUから同時にアクセス
するＮ個のアドレスポートを含むＭ個のアクセス
ポートと、中央処理装置CPUにバツフアメモリ
BSを有し、該バツフアメモリBSのタグ部とは別
に、該Ｎ個のアドレスポート対応に第２のタグ部
を有するデータ処理システムにおいて、該第２の
タグ部の登録容量を、バツフアメモリBSのタグ
部の登録容量より大きくしておき、上記各アドレ
スポートから主記憶装置に対してストアアクセス
が行われ、第２のタグ部において一致がとれた場
合には、バツフアメモリBSに対して該アドレス
に関する無効化処理を行い、一致しなかつた場合
には、上記バツフアメモリBSに上記ストアアド
レスを送出することなく、該第２のタグ部の登録
アドレスには、上記一致、不一致にかかわらず、
一切無効化処理を行わないか、或いは第２のタグ
部に対するアクセスがない時のみ、若干の消去回
路を付加して無効化処理を行うように制御される
ので、無効化アドレスを消去する為のハードウエ
アが削減できると共に、第２のタグ部から同じア
ドレスを１マシンサイクルで消去するのに、全ポ
ートからのメモリアクセスを停止させる必要がな
いと云う効果がある。

【図面の簡単な説明】

第１図は本発明を適用したデータ処理システム
の構成例の概略をブロツク図で示した図、第２図
はバツフアメモリのタグ部と第２のタグ部との構
成例を示す図、第３図は本発明の一実施例と他の
実施例とを合わせてブロツク図で示した図、第４
図はTAG1とTAG2とのアドレスの構成例を示し
た図である。 図面において、１は主記憶装置（MSU）、２は
メモリ制御部、又は主記憶制御部（MCU）、３は
中央処理装置（CPU）、４はベクトルユニツト
（VU）、５はチヤネルプロセツサー（CHP）、６
はバツフアメモリのタグ部TAG1、７は第２のタ
グ部TAG2、７００，７０１は第２のタグ部の各
ウエイ、７５０，７５１は一致回路Ｃ、７７０，
７７１，７７２はバツフアメモリ無効化アドレス
キユー、８１０は中央処理装置に対するバツフア
無効化アドレスレジスタ（BIR）、８１１は第２
のタグ部消去アドレスレジスタ、９０は各ポート
からのストアアドレスバリツド（SAV）、中央処
理装置（CPU）からの登録アドレスバリツド
（BFAV）が“オフ”であることを検出する手段
（DET）、９１は登録制御回路をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置（MSU）と、主記憶制御部
   （MCU）と、ストアスルー方式のバツフアメモリ
   （BS）を有する中央処理装置（CPU）と、１マ
   シンサイクルにｎ個のメモリアクセスを行うベク
   トルユニツト（VU）を含む複数個の他の処理装
   置からなるデータ処理システムにおいて、 上記バツフアメモリ（BS）のタグ部と、少な
   くとも同一の内容を保持する第２のタグ部を、上
   記主記憶制御部（MCU）にｎ個設け、 該第２のタグ部の登録容量を上記バツフアメモ
   リ（BS）のタグ部の登録容量より大きくして、 上記中央処理装置（CPU）が上記バツフアメ
   モリ（BS）へデータをロードする際に、同一の
   アドレスを該第２のタグ部へ登録する場合、該第
   ２のタグ部のウエイが全て登録済で、且つ該登録
   済アドレスと登録アドレスが一致しなかつたとき
   に、該第２のタグ部の最も古いアドレスを、上記
   中央処理装置（CPU）のバツフアメモリBSへ送
   出して、該中央処理装置（CPU）が該アドレス
   の無効化処理を行うと同時に、該第２のタグ部に
   おいても、上記ロードアドレスの登録処理を行う
   ことによつて上記最も古いアドレスを消去するこ
   とで、該第２のタグ部の無効化処理を行い、 上記他の処理装置が主記憶装置（MSU）に対
   してストアアクセスを行う際に、上記主記憶装置
   （MSU）と上記バツフアメモリ（BS）の内容を
   一致させるのに、該ストアアドレスを該第２のタ
   グ部で参照して、一致した場合には、上記バツフ
   アメモリ（BS）へ送出して該バツフアメモリ
   （BS）の無効化処理を行い、一致しなかつた場合
   には、上記バツフアメモリ（BS）に該ストアア
   ドレスを送出することなく、且つ、該第２のタグ
   部の登録アドレスに対しては、上記一致、不一致
   にかかわらず一切の無効化処理を行わないこと
   で、他の処理装置からのメモリアクセスを停止さ
   せないように制御することを特徴とするバツフア
   メモリ一致制御方式。 ２ 主記憶装置（MSU）と、主記憶制御部
   （MCU）と、ストアスルー方式のバツフアメモリ
   （BS）を有する中央処理装置（CPU）と、１マ
   シンサイクルにｎ個のメモリアクセスを行うベク
   トルユニツト（VU）を含む複数個の他の処理装
   置からなるデータ処理システムにおいて、 上記バツフアメモリ（BS）のタグ部と、少な
   くとも同一の内容を保持する第２のタグ部を、上
   記主記憶制御部（MCU）にｎ個設け、 該第２のタグ部の登録容量を上記バツフアメモ
   リ（BS）のタグ部の登録容量より大きくして、 上記中央処理装置（CPU）が上記バツフアメ
   モリ（BS）へデータをロードする際に、同一の
   アドレスを該第２のタグ部へ登録する場合、該第
   ２のタグ部のウエイが全て登録済で、且つ該登録
   済アドレスと登録アドレスが一致しなかつたとき
   に、該第２のタグ部の最も古いアドレスを、上記
   中央処理装置（CPU）のバツフアメモリ（BS）
   へ送出して、該中央処理装置（CPU）が該アド
   レスの無効化処理を行うと同時に、該第２のタグ
   部においても、上記ロードアドレスの登録処理を
   行うことによつて上記最も古いアドレスを消去す
   ることで、該第２のタグ部の無効化処理を行い、 上記他の処理装置が主記憶装置（MSU）に対
   してストアアクセスを行う際に、上記主記憶装置
   （MSU）と上記バツフアメモリ（BS）の内容を
   一致させるのに、上記他の処理装置が主記憶装置
   （MSU）に対してストアアクセスを行い、該スト
   アアドレスで第２のタグ部を参照して一致した場
   合には、上記バツフアメモリに送出して該バツフ
   アメモリ（BS）の無効化処理を行うと同時に、
   該第２のタグ部に入力される全てのアドレスに対
   するストアアドレスバリツド（SAV）と上記中
   央処理装置（CPU）の登録アドレスバリツド
   （BFAV）とが“オフ”であることを検出する検
   出手段９０が該ストアアドレスバリツド（SAV）
   と該登録アドレスバリツド（BFAV）の両方が
   オフであることを検出したときのみ、該第２のタ
   グ部に対するアクセスが無いと認識して、上記ス
   トアアドレスによつて、該第２のタグ部の無効化
   処理を行い、該ストアアドレスで第２のタグ部を
   参照して一致しなかつた場合には、上記バツフア
   メモリBSに該ストアアドレスを送出せず、又該
   第２のタグ部の登録アドレスに対しては、無効化
   処理を行なわない様にすることで、他の処理装置
   からのメモリアクセスを停止させないように制御
   することを特徴とするバツフアメモリ一致制御方
   式。