JPS6336580B2 - - Google Patents

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JPS6336580B2
JPS6336580B2 JP54114344A JP11434479A JPS6336580B2 JP S6336580 B2 JPS6336580 B2 JP S6336580B2 JP 54114344 A JP54114344 A JP 54114344A JP 11434479 A JP11434479 A JP 11434479A JP S6336580 B2 JPS6336580 B2 JP S6336580B2
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JP
Japan
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operational amplifier
switch
capacitor
input
filter
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JP54114344A
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JPS5538796A (en
Inventor
Guregorian Roobitsuku
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AMERIKAN MAIKURO SHISUTEMUSU Inc
Original Assignee
AMERIKAN MAIKURO SHISUTEMUSU Inc
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Publication date
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Publication of JPS5538796A publication Critical patent/JPS5538796A/ja
Publication of JPS6336580B2 publication Critical patent/JPS6336580B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H15/00—Transversal filters

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Networks Using Active Elements (AREA)

Description

【発明の詳細な説明】 本発明はデータ伝送または通信装置用の電子フ
イルタ、特に集積回路半導体装置として製造し得
るサンプル化データ用高域通過フイルタに関する
ものである。
電子データ伝送装置を設計する場合には周波数
を選択的に濾波する適当なフイルタを必要とす
る。
集積回路装置として製造するに好適なかかるフ
イルタは、装置の他の素子と両立し得るだけでな
くその占有珪素チツプ面積を最小とし、ダイナミ
ツクレンジを大きくし、通過帯域に利得を得るよ
うにする。
本発明の前にスイツチトキヤパシタおよび演算
増幅器を用いるフイルタが提案された。かかるフ
イルタ回路の主要部は、RC能動積分器の抵抗の
代りにスイツチトキヤパシタ“抵抗”を用いて得
られたサンプル化データ積分器である。しかしこ
の場合には或る問題が生ずる。その理由は単にス
イツチトキヤパシタに置換しても等価抵抗を正し
く示さないからである。
従つてｓ平面からｚ平面に変換する際周波数変
数が正しく写像されないため、フイルタ回路の周
波数応答が歪むようになる。抵抗の代りに２個の
スイツチと接地コンデンサを用いる回路は、“ア
イ・イ―・イ―・イ― ジヤーナル オブ ソリ
ツドステート サーキツツ”第SC―12巻、第６
号、第592〜599頁および第600〜608頁、1977年に
記載されている。かかる回路では周波数変数間の
写像を式ｓ→（ｚ−１）／Ｔで表わしており、こ
れは連続系の微分方程式における微分係数を前進
差分に置換することと等価である。連続系および
不連続系の特性間の緊密な整合を保持するために
はクロツク比１／Ｔを信号に存在する最高周波数
よりも充分高い値に選定する必要がある。他の従
来の技術では抵抗と置換したスイツチトキヤパシ
タを台形積分に基づき特定の形状としている。こ
れがためｓ面からｚ面への等角写像を行うと共に
上述した欠点を除去することができる。従つて不
連続系の周波数応答は次式で表わされる双一次変
換により連続系の周波数応答に関連するようにな
る。
ｓ←→２／Ｔ・１−z-1／１＋z-1 ……(1) かかる他の技術の欠点は、２つの信号の差即ち
信号の負の部分を接地スイツチトキヤパシタ“抵
抗”では容易に得られないことである。接地スイ
ツチトキヤパシタ型回路に特有の設計の容易さを
活用すると同時にｓ―ｚ面写像の欠点を補償する
ためには直ｚ領域の合成を行う必要がある。
本発明の目的はかかる問題を解決するフイルタ
を提供せんとするにある。
本発明の他の目的は出力サンプル―ホールドサ
ブセクシヨンのアナログ信号成分を除去する３次
フイルタセクシヨンを提供せんとするにある。
本発明の他の目的はスイツチトキヤパシタ型高
域通過フイルタを提供せんとするにある。
本発明の他の目的はチツプ面積が最小の集積回
路装置として容易に製造し得る高域通過フイルタ
を提供せんとするにある。
本発明の更に他の目的はダイナミツクレンジが
大きく、かつ通過帯域に利得を生ぜしめるフイル
タを提供せんとするにある。
本発明の更に他の目的はフイルタ係数に対する
感度が低い周波数応答を有する高域通過フイルタ
を提供せんとするにある。
本発明の更に他の目的はアナログ入力信号から
アナログ成分の無い出力を発生する３次のサンプ
ル化データ用フイルタを提供せんとするにある。
本発明によれば直ｚ領域の合成に基づく高域通
過フイルタに好適な新規なスイツチトキヤパシタ
回路即ち４次セクシヨンを提供することができ
る。
フイルタ回路には積分演算増幅器の負入力側と
入力情報源に接続されたスイツチ装置との間に設
けられた第１極一零点セクシヨンを設ける。スイ
ツチ装置が閉成して“オン”状態になるとコンデ
ンサの演算増幅器に接続された側が仮の大地電位
に保持されると共にコンデンサの他側即ち中間接
続点は入力信号の値に充電される。スイツチ装置
が開放すると上記中間接続点は次のクロツクパル
ス即ちスイツチの“オン”サイクルで上記入力信
号の電圧に保持されると共に入力信号の次の値に
充電される。この時点での電圧の正味の電荷は現
時点での入力サンプル値と前の時間サイクルにお
ける入力サンプル値との差となる。
第１演算増幅器の出力はその伝達関数に２つの
零点と２つの複素共役極とを有する。その理由は
第２演算増幅器からフイードバツクが行われるか
らである。第１演算増幅器の出力側を第２極一零
点セクシヨンに接続し、この第２セクシヨンにφ
相中“オン”状態となるスイツチ装置により制御
される第３演算増幅器を設ける。これがためこの
第２セクシヨンは第１セクシヨンに対し位相外れ
となると共に入力情報源から不所望なアナログ成
分が供給されるのを阻止し又第３演算増幅器によ
つて伝達回路中に１つの単極および零点の対を生
ぜしめこれによりフイルタ効率を増大し得るよう
にする。
図面につき本発明を説明する。
第１図は本発明によるサンプル化データスイツ
チトキヤパシタ型高域通過フイルタ１０の回路を
示す。代表的なデータ伝送方式に用いられるよう
にこのフイルタ回路には、これに接続されたデー
タ源から入力信号Vinを供給し、ここで予め選択
されたレベル以下の周波数の全部をフイルタ処理
するため、フイルタ回路の出力Voutは通過レベ
ル以上のフイルタ信号のみとなる。
図面に示すように入力信号Vinはリード線１２
からスイツチ装置１４および利得増倍コンデンサ
１６を経て第１積分演算増幅器１８の負の入力端
子に供給する。演算増幅器１８の正入力端子を接
地する。
フイルタ回路１０は交互のφおよびクロツク
相で作動する。これらクロツク相は適当なクロツ
ク信号発生器（図示せず）から予定の周波数（例
えば128KHz）で発生させる。
図面から明らかなようにスイツチ装置１４は
MOSFET（MOS型電界効果トランジスタ）装置
として構成するのが好適であり、そのゲートは
クロツク相に接続する。
スイツチ装置１４とコンデンサ１６との接続点
V1でリード線１２に接続されたリード線２２に
スイツチトキヤパシタ２４を設けその一端を接地
する。
入力リード線１２と演算増幅器１８の出力リー
ド線３０との間にバイパスリード線２６を接続
し、このリード線２６にコンデンサ２８を設け
る。リード線２６及びコンデンサ２８に並列にリ
ード線３２を接続しこれに交互に切換わるスイツ
チ装置３４を設け、このスイツチ装置３４を１対
のMOSFET素子で構成しそのゲートをφおよび
φクロツク相に接続する。これらMOSFET素子
の相互接続点をスイツチトキヤパシタ３６を経て
接地する。
第１演算増幅器１８の出力端子V0をリード線
３８を経てリード線３２に接続し、かつ演算増幅
器１８の出力をリード線３０を経て交互に切換わ
るスイツチ装置４０に供給する。このスイツチ装
置４０は他の１対のMOSFET装置を以て構成
し、そのゲートをφおよびクロツク相に接続す
る。これらMOSFET素子の相互接続点をスイツ
チトキヤパシタ４２を経て他のスイツチ装置４４
の端子に接続する。このスイツチ装置４４を他の
１対のMOSFET装置を以て構成しそのゲートも
φおよびφクロツク相に接続する。スイツチ装置
４０の相MOSFETを接地すると共にスイツチ
装置４４のφ相MOSFETをも接地する。
スイツチ４４の相MOSFETをリード線４６
を経て第２演算増幅器４８の負入力端子に接続し
この増幅器の正入力端子を接地する。出力V2を
発生する演算増幅器４８の負入力端子と出力リー
ド線５４との間にバイパスリード線５０を接続
し、これにコンデンサ５２を設ける。
第２演算増幅器４８の出力端子と交互に切換わ
るスイツチ装置５８のφ相MOSFETとの間に帰
還リード線５６を接続し、スイツチ装置５８の他
方の相MOSFETをリード線６０を経て第１演
算増幅器１８の入力リード線１２に接続する。ス
イツチ装置５８の１対のMOSFETの相互接続点
をスイツチトキヤパシタ６２の１側に接続し、こ
のスイツチトキヤパシタ６２の他側を接地する。
また第１演算増幅器１８の出力端子をリード線
３８および６４を経てMOSFETの形態のスイツ
チ装置６６の１側に接続しそのゲートをφクロツ
ク相に接続する。このスイツチ装置６６の他端を
利得増倍コンデンサ６８の一側に接続し、コンデ
ンサ６８の他側を接地正端子を有する第３演算増
幅器７０の負端子に接続する。
スイツチ装置６６とコンデンサ６８との間のリ
ード線６４に接続されたリード線７２をスイツチ
トキヤパシタ７４を経て接地する。演算増幅器７
０の入力リード線６４と出力リード線７８との間
にバイパスリード線７６を接続し、このリード線
にコンデンサ８０を設ける。コンデンサ８０に
は、これに並列に、ゲートがφおよびクロツク
相に接続された１対のMOSFET素子より成る交
互に切換わるスイツチ装置８２を有するフイード
バツクループを接続する。
これらMOSFET素子の相互接続点をスイツチ
トキヤパシタ８４を経て接地する。
３個の演算増幅器１８，４８および７０はVSS
およびVDD電圧源に接続された適当な回路構造に
設けられたMOS素子で構成するのが好適である。
本例では演算増幅回路を特定の形態では詳細に示
さない。その理由はかかる演算回路として種々の
好適なものを容易に選択し得るからである。
フイルタ回路１０の作動に当り、２相のオーバ
ーラツプしないクロツク信号として予め選定され
たサンプリング周波数c＝１／Ｔ（例えば128KHz） のパルスが絶えず供給されているものとする。時
間（ｎ−１）Ｔでクロツクφがオン状態になると
接続点V1，V0およびV2の電圧はVin（ｎ−１），
V0（ｎ−１）およびV2（ｎ−１）に夫々保持され
るようになる。クロツクφがオン状態となる期間
の終りにはスイツチトキヤパシタ３６・α1，C1
および４２・α2，C2はV0（ｎ−１）即ち第１演算
増幅器１８の出力電圧に充電される。φ相がオフ
状態となり相がオン状態になるとコンデンサ２
４(C)がVio(n)まで充電され従つて第１演算増幅器
１８に対し次に示す電荷蓄積式が成立する。
C1V0(n)＝C1V0（ｎ−１）−α′1C1V0（ｎ−１） −α1C1V2（ｎ−１）−α3C1〔Vio(n) −Vio（ｎ−１）〕 ……(2) 上式(2)の両側をｚ変換すると共にα′1＝α1とす
ると次式を得る。
V0(z)＝（１−α1）z-1V0(z)−α1z-1V2(z) −α3Vio(z)（１−z-1） ……(3) または V0(z)＝−α1V2（ｚ）−α3Vio（ｚ）（ｚ−１）／ｚ
−（１−α1） 反転スイツチトキヤパシタをα2C2とする場合
には第２演算増幅器に対する電荷蓄積方程式は次
式で表わすことができる。
V2(z)＝2V0（ｚ）／ｚ−１ ……(4) 式(3)に(4)を代入すると次式を得る。
H2(z)Δ＝V2（ｚ）／Vio（ｚ）＝−α2α3（ｚ−１
）／z2−ｚ（２−α1）＋１−α1＋α1α2……(5) また総合伝達関数は次式で表わすことができ
る。
H0(z)Δ＝V0（ｚ）／Vio（ｚ）＝−α3（ｚ−１）2
／z2−ｚ（２−α1）＋１−α1＋α1α2……(6) 即ち式(6)はDC（ｚ＝１）において２つの複素共
役極および２つの一位の零点を有する高域通過フ
イルタの伝達関数を表わす。
フイルタ回路１０が第３演算増幅器７０並びに
利得増倍コンデンサ６８および７４を有するサブ
セクシヨンを含まない場合には重大な事態が生じ
る。相が“オン”状態にあり、かつ利得増倍コ
ンデンサ１６α3C1がVioに接続されている場合に
はVioから出力電圧V0に不所望なフイードスルー
が生じる。これがため第１演算増幅器１８の出力
はサンプルされず信号を保持する。この場合電圧
V0は伝達関数（式(6)）により制御される２つの
成分即ち不連続信号とφ相が“オン”状態の期間
中に発生する−α3Vioの不所望なアナログ出力信
号とで形成される。かかる状態を第２図に示す。
即ち第２ａ図はアナログ入力信号Vioを示し、第
２ｂ図は交互のクロツク相におけるアナログ成分
を含む出力V0を示し、第２ｃ図はアナログ成分
を含まない出力V01を示し、第２ｄ図は信号波形
に対する関連のクロツク信号を示す。
アナログ信号成分の除去は、第１および第２演
算増幅器を有する元のフイルタセクシヨンと位相
外れのクロツク状態にある第３演算増幅器を具え
る保持セクシヨンと出力サンプルとによつてアナ
ログ信号成分を阻止することによりフイルタ回路
１０で行う。これがため出力セクシヨンをφ相中
閉成されるMOSFETスイツチ６６によつて制御
する。
このφ相が“オン”状態の間中は相が“オ
フ”状態にあるため第１演算増幅器１８の出力
V0は一定値に保持されるようになる。これがた
め相が“オン”状態でありかつ第１演算増幅器
の出力が入力Vioにより変化する場合にはこの信
号はスイツチ６６により阻止されて伝達されな
い。しかし相が“オフ”状態となりかつφ相が
“オン”状態となる場合には、入力信号はコンデ
ンサ１６・α3，C1からコンデンサ２８・C1に直
接供給され従つて接続点V0の出力は一定となり
かつコンデンサ６８・α5，C3が充電されるよう
になる。
また、第３演算増幅器は、上述したようにアナ
ログ成分阻止機能のほかに、１つの追加の極―零
対を作動させるように作用し、従つて３次のフイ
ルタが形成されるようになる。
電荷蓄積方程式を用いる場合にはV01およびV0
のｚ変換間の関数は次式で示すようになる。
V01(z)＝−α5（ｚ−１）／ｚ−（１−α4）V0(z)…
…(7) 式(6)に式(7)を代入すると次式を得る。
H01(z)Δ＝V01（ｚ）／Vio（ｚ）＝α3α5（ｚ−１）
3／〔ｚ−（１−α4）〕〔z2−ｚ（２−α1）＋１−α1
＋α1α2……(8) この式(8)は３次の高域通過フイルタの伝達関数
を示す。
本発明の原理を用いてフイルタを実際に設計す
る場合にはｓ面からｚ面への等角写像を式(1)によ
り示される双一次変換とする。ｓ面の全体のjΩ
軸はｚ面の単位円に写像されるためアナログモデ
ルを用いる他の設計方法に特有の誤差は除去され
るようになる。しかしアナログ周波数Ωと不連続
周波数ωとの間には次式で示されるような関係が
成立する。
Ω→２／ＴtanωT／２ ……(9) “ブリツクウオール”形の損失特性フイルタに
対しては周波数歪みを補償することができる。高
域通過フイルタに対して用いられる補償処理を第
３図に示す。予め歪んだ特性のフイルタの損失特
性が第３図の上方左側に示すように決まると、変
換された損失特性を満足するアナログフイルタを
設計することができる。従つてデイジタルフイル
タの伝達関数Ｈ(z)は式(1)の代数的な代入によつ
て次式に示すように得ることができる。
Ｈ(z)＝Ｈ(s)｜ｓ ＝（２／Ｔ）〔１−z-1）／（１＋z-1）〕
……(10) 要約すると、高域通過フイルタは次に示す段階
で設計することができる。
(1) 特定の通過帯域および阻止帯域周波数ωpお
よびωsを、関係式 Ω＝２／ＴtanωT／２ を用いて関連する値ΩpおよびΩsに変換する。
(2) アナログフイルタを変換された帯域制限周波
数から設計する。
(3) 次に示す変換ｓ→２／Ｔ ｚ−１／ｚ＋１ をｓ領域伝達関数に適用することによりｚ領域
伝達関数を得る。
(4) 式(8)の“ｚ”幕の関連する係数と誘導伝達関
数とを等置することによりコンデンサのレシオ
α1，α2，α3，α4およびα5を得る。
上述した処理は、代表的なサンプル速度（例え
ば16KHz）を用いて予め選定した損失特性を満足
する特定の高域通過スイツチトキヤパシタ型フイ
ルタを設計するものとして示すことができる。こ
れらの特性を第４図に斜線を付した区域により示
す。
周波数変換を低域通過標準関数に適用すること
により第４図の損失特性を満足するように設計さ
れた３次の高域通過アナログフイルタ機能に対し
てはその高域通過伝達関数は次式で表わすことが
できる。
Ｈ(s)＝5.207s3／（Ａ＋1.59s）（A2＋1.59As＋3.28s
3） ……(11) ここにＡ＝1200πとする。
次いで双一次変換ｓ→（32000）ｚ−１／ｚ＋１を用
い て伝達関数Ｈ(z)を求めると次式で示すようにな
る。
Ｈ(z)＝0.877（ｚ−１）3／（ｚ−0.862）（z2−1.876z
＋0.892）……(12) 式(12)および(8)のｚの対応次数の係数を等置する
と共に未知のα1を解くと次に示すコンデンサのレ
シオを得ることができる。
α1＝0.124 α2＝0.129 α3,5＝0.877 α4＝0.138 本例におけるフイルタの実際の損失特性は第４
図の曲線で示すものとなる。
上述した所から明らかなように本発明によれば
充分に満足すべき動作特性を有する３次の高域通
過スイツチトキヤパシタ型フイルタセクシヨンを
提供することができる。又製造に際しては集積回
路装置とし造るのが容易でありしかもフイルタの
素子の値も設計によつてのみ得ることができる。
かかる設計は双一次ｚ変換に基づくものであるた
めアナログモデルに基因する他の設計方法で避け
られない歪みも何等生じることはない。また設計
をｚ領域で行うためクロツク周波数を変えること
により上述した損失をプログラムすることもでき
る。
さらに１つ以上の１次の極―零点セクシヨンが
追従する２次のセクシヨンをタンデム接続するこ
とにより高次のフイルタを得ることができる。ま
た本発明フイルタは入力側に存在する直流オフセ
ツト信号の影響を受けることはなく、しかも内部
直流オフセツトも左程増幅されないのでダイナミ
ツクレンジの問題も発生しない。
本発明は上述した例にのみ限定されるものでは
なく種々の変形を加え得るものとする。
【図面の簡単な説明】
第１図は本発明の原理を示すフイルタセクシヨ
ンの回路図、第２ａ図は入力電圧Vioを示す波形
図、第２ｂ図は第１演算増幅器からの出力電圧
V0を示す波形図、第２ｃ図は第３演算増幅器か
らの出力電圧V0を示す波形図、第２ｄ図はフイ
ルタ回路のクロツク信号を示す波形図、第３図は
非直線性周波数歪みを補償する損失特性を予め歪
ませる方法を示す特性図、第４図は本発明による
代表的なフイルタの損失応答を示す特性図であ
る。 １０…高域通過フイルタ（回路）、１２，２２，
３２，３８，４６，６０，６４，７２…リード
線、１４，４０，４４，５８，６６，８２…スイ
ツチ装置、１６，６８…利得増倍コンデンサ、２
４，３６，４２，６２，７４，８４…スイツチト
キヤパシタ、２８，５２，８０…コンデンサ、１
８…第１積分演算増幅器、２６，５０，７６…バ
イパスリード線、３０，５４，７８…出力リード
線、４８…第２演算増幅器、５６…帰還リード
線、７０…第３演算増幅器。

Claims (1)

  1. 【特許請求の範囲】 １ 第１積分演算増幅器１８と；該第１演算増幅
    器に接続され濾波すべき連続信号電圧を供給する
    入力装置１４，１６，２４とを具え、該入力装置
    は、交互に信号を発生する連続２相クロツク信号
    発生器の第１相に接続され、該第１相により制御
    される第１スイツチ装置１４と、接地されかつ前
    記入力装置に接続された第１スイツチトキヤパシ
    タ２４と、前記入力装置の前記スイツチトキヤパ
    シタおよび前記第１演算増幅器間に設けられた第
    １利得増倍コンデンサ１６とを有し；ほかに前記
    第１演算増幅器の入出力間に接続されてこれにフ
    イードバツクを与え、かつ交互に切換わる前記ク
    ロツク信号発生器に接続された第２スイツチ装置
    ３４および接地されかつ該第２スイツチ装置に接
    続された第２スイツチトキヤパシタ３６を有し、
    該キヤパシタが第２クロツク相中充電されかつ各
    第１クロツク相中フイードバツクとして放電する
    ようにしたバイパス装置３０，３８，３４，３
    ６，３２と；第２積分演算増幅器４８と；前記第
    １演算増幅器の出力側と前記第２演算増幅器の入
    力側との間に設けられ、第３スイツチトキヤパシ
    タ４２および前記クロツク信号発生器に接続され
    た第３スイツチ装置４０を有し、該第３スイツチ
    トキヤパシタが各第２クロツク相中充電されかつ
    各第１クロツク相中前記第２演算増幅器に対し放
    電されるようにした装置４０，４２，４４，４６
    と；前記第２演算増幅器の出力側と前記第１演算
    増幅器の入力装置との間に設けられ、前記クロツ
    ク信号発生器に接続された第４スイツチ装置５８
    及び該第４スイツチ装置と大地との間に接続され
    た第４スイツチトキヤパシタ６２を有するフイー
    ドバツク装置５６，５８，６０，６２とを具え、
    該第４スイツチ装置はこれを適宜接続して各第２
    クロツク相中前記第２演算増幅器の出力を帰還し
    前記第４スイツチトキヤパシタを充電すると共に
    各第１クロツク相中該第４スイツチトキヤパシタ
    を放電するようにし；更に第３積分演算増幅器７
    ０と；前記第１演算増幅器の出力側と前記第３演
    算増幅器の入力端子との間に設けられ、前記クロ
    ツク信号発生器の第２クロツク相に接続された第
    ５スイツチ装置６６と、第５スイツチトキヤパシ
    タ７４と、前記第５スイツチ装置および前記第３
    演算増幅器の入力端子間に設けられた第２利得増
    倍コンデンサ６８とを有する導電装置３８，６
    ４，６６，７４と；前記第３演算増幅器の入出力
    間に接続され、第６スイツチトキヤパシタ８４
    と、これに接続されかつ前記クロツク信号発生器
    に接続された第６スイツチ装置８２とを有し、該
    第６スイツチトキヤパシタが各第１クロツク相中
    充電されると共に各第２クロツク相中放電して帰
    還されるようにしたフイードバツク装置７８，８
    ２，８４とを具えたことを特徴とするサンプル化
    データ用高域通過フイルタ。 ２ 全部のスイツチ装置は、デートがクロツク信
    号発生器のφまたは相に接続されたMOSFET
    で構成するようにしたことを特徴とする特許請求
    の範囲１に記載のサンプル化データ用高域通過フ
    イルタ。 ３ スイツチトキヤパシタの全部は、互に関連す
    るレシオの予め選定された値を有し予定の特性を
    有するフイルタを形成し得るようにしたことを特
    徴とする特許請求の範囲１記載のサンプル化デー
    タ用高域通過フイルタ。 ４ フイルタを、“ｚ”領域の伝達関数が次式 H01（ｚ）＝α3α5（ｚ−１）3／〔ｚ−（１−α4）
    〕〔z2−ｚ（２−α1）＋１−α1＋α1α2〕 で表される３次のフイルタとし、ここに、α1，
    α2，α3，α4は回路内のコンデンサの予め選定され
    たレシオフアクタを示し、C1，C2およびC3は第
    １，第２および第３演算増幅器の積分コンデンサ
    の値を示し、第１および第２利増倍コンデンサは
    夫々α3C1およびα5C3の値を有し、第１および第
    ５スイツチトキヤパシタはＣの値を有し、第２お
    よび第４スイツチトキヤパシタはα1C1の値を有
    し、第３スイツチトキヤパシタはα2C2の値を有
    することを特徴とする特許請求の範囲１記載のサ
    ンプル化データ用高域通過フイルタ。 ５ 自己フイードバツクループを有する第１演算
    増幅器と、該第１演算増幅器に対する入力装置
    と、前記第１演算増幅器の出力側に入力端子が接
    続された第２演算増幅器と、該第２演算増幅器の
    出力側から前記第１演算増幅器の入力側にフイー
    ドバツクループを形成する装置と、自己フイード
    バツクループを有する第３演算増幅器と、前記第
    １演算増幅器の出力側および前記第３演算増幅器
    の入力側間を接続する装置と、前記入力装置に設
    けられた利得増倍コンデンサと、前記フイーバツ
    クループ内及び前記接続装置内に設けられた複数
    個のスイツチトキヤパシタ及び前記接続装置内に
    設けられた利得増倍コンデンサと、連続２相クロ
    ツク信号源により作動し前記スイツチトキヤパシ
    タの充放電を制御するスイツチ装置とを具え、フ
    イルタによつて３次変換関数の予定のフイルタ特
    性を呈せしめるようにしたことを特徴とするサン
    プル化データ用高域通過フイルタ。 ６ 第２演算増幅器を、第１演算増幅器の出力を
    これがその入力側に帰還される前に積分する積分
    器としたことを特徴とする特許請求の範囲５記載
    のサンプル化データ用高域通過フイルタ。 ７ 第１演算増幅器への入力装置および第１演算
    増幅器から第３演算増幅器への出力を種々のクロ
    ツク相でクロツク処理して第１演算増幅器の入力
    側から出力側に供給されるアナログ情報を阻止す
    る装置を具えたことを特徴とする特許請求の範囲
    ５記載のサンプル化データ用高域通過フイルタ。 ８ 第３演算増幅器によつてフイルタの伝達関数
    に対する追加の極―零点セクシヨンを呈し、これ
    により３次のフイルタを形成するようにしたこと
    を特徴とする特許請求の範囲５記載のサンプル化
    データ用高域通過フイルタ。
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