JPS6337889A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6337889A JPS6337889A JP61180492A JP18049286A JPS6337889A JP S6337889 A JPS6337889 A JP S6337889A JP 61180492 A JP61180492 A JP 61180492A JP 18049286 A JP18049286 A JP 18049286A JP S6337889 A JPS6337889 A JP S6337889A
- Authority
- JP
- Japan
- Prior art keywords
- sram
- address signal
- clock signal
- circuit
- clocked
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はスタティック・ランダム・アクセス・メモリ（
以下ｒｓＲＡＭｊと記す）において、クロックドＳＲＡ
Ｍの外部にアドレス信号変化検出回路を設けることによ
り、 フルＳＲＡＭとしての動作を実現できるようにしたもの
である。
以下ｒｓＲＡＭｊと記す）において、クロックドＳＲＡ
Ｍの外部にアドレス信号変化検出回路を設けることによ
り、 フルＳＲＡＭとしての動作を実現できるようにしたもの
である。
本発明はメモリ回路、特にＳＲＡＭに関する。
計算機システムや計測システムをはじめ、各種の電子機
器の分野に幅広く使用されている半導体メモリ装置は、
その機能により様々な種類に分類できるが、その中の任
意のアドレスをランダムに指定して、記憶データをある
一定時間内で読み出すことができるランダム・アクセス
・メモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｈｃｇ＋ｏｒ
ｙ）には、電源が切断されない限り情報を保持している
スタティックＲＡＭ（ＳＲＡＭ）があることは周知の通
りである。
器の分野に幅広く使用されている半導体メモリ装置は、
その機能により様々な種類に分類できるが、その中の任
意のアドレスをランダムに指定して、記憶データをある
一定時間内で読み出すことができるランダム・アクセス
・メモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｈｃｇ＋ｏｒ
ｙ）には、電源が切断されない限り情報を保持している
スタティックＲＡＭ（ＳＲＡＭ）があることは周知の通
りである。
現在、ＳＲＡＭには大別して、り０ツク信号を必要とす
るクロックドＳＲＡＭと、クロック信号を必要とせずア
ドレス信号の変化だけで動作するフルＳＲＡＭ （完全
ＳＲＡＭ）との２種類が存在する。
るクロックドＳＲＡＭと、クロック信号を必要とせずア
ドレス信号の変化だけで動作するフルＳＲＡＭ （完全
ＳＲＡＭ）との２種類が存在する。
フルＳＲＡＭはクロック信号を必要としないので、クロ
ック信号のサイクルタイムに関係なく動作できる利点が
ある。
ック信号のサイクルタイムに関係なく動作できる利点が
ある。
しかし、フルＳＲＡＭは外部よりのクロック信号は不要
であるが、その反面、ＲＡＭ内部にクロック信号を発生
させるための回路が必要になり、クロックドＳＲＡＭよ
りも大型になってしまう。
であるが、その反面、ＲＡＭ内部にクロック信号を発生
させるための回路が必要になり、クロックドＳＲＡＭよ
りも大型になってしまう。
このため、サイクルタイムがあまり厳しくなければ面積
の小さなりロックドＲＡＭを使用し、無理ならばフルＳ
ＲＡＭを使用することになる。その選択はユーザーが行
なうものであり、メーカーはその選択に対応してクロッ
クドＳＲＡＭとフルＳＲＡＭとの２種類を常時用意して
おかねばならず、不経済であった。
の小さなりロックドＲＡＭを使用し、無理ならばフルＳ
ＲＡＭを使用することになる。その選択はユーザーが行
なうものであり、メーカーはその選択に対応してクロッ
クドＳＲＡＭとフルＳＲＡＭとの２種類を常時用意して
おかねばならず、不経済であった。
本発明は上記の点に鑑みて創作されたもので、クロック
ドＳＲＡＭにフルＳＲＡＭとしての機能をも併せ持たせ
るようにしたメモリ装置を提供することを目的とする。
ドＳＲＡＭにフルＳＲＡＭとしての機能をも併せ持たせ
るようにしたメモリ装置を提供することを目的とする。
本発明のメモリ装置は、外部クロック信号に同期して動
作するクロックド・スタティックＲＡＭと、アドレス信
号及びクロック信号をクロックド・スタティックＲＡＭ
に供給するアドレス信号変化検出回路とからなる。
作するクロックド・スタティックＲＡＭと、アドレス信
号及びクロック信号をクロックド・スタティックＲＡＭ
に供給するアドレス信号変化検出回路とからなる。
アドレス信号変化検出回路はアドレス信号が供給され、
そのアドレス信号が変化したことを検出した時にクロッ
ク信号を発生し、これを外部クロック信号としてクロッ
クド・スタティックＲＡＭに供給する。
そのアドレス信号が変化したことを検出した時にクロッ
ク信号を発生し、これを外部クロック信号としてクロッ
クド・スタティックＲＡＭに供給する。
また、これと同時にアドレス信号変化検出回路は入力ア
ドレス信号をそのままクロックド・スタティックＲＡＭ
へ供給する。従って、外部からはアドレス信号のみがメ
モリ装置に供給されることになる。
ドレス信号をそのままクロックド・スタティックＲＡＭ
へ供給する。従って、外部からはアドレス信号のみがメ
モリ装置に供給されることになる。
第１図は本発明装置の一実施例のブロック図を示す。１
はクロックドＳＲＡＭで、これ自体は従来より公知の構
成の、外部クロック信号に同期して動作するＳＲＡＭで
ある。
はクロックドＳＲＡＭで、これ自体は従来より公知の構
成の、外部クロック信号に同期して動作するＳＲＡＭで
ある。
外部よりのｎビット（ｎは所定の整数）のアドレス信号
は並列にアドレス信号変化検出回路２に供給され、これ
を通してクロックドＳＲＡＭ１に供給される。またアド
レス信号変化検出回路２は、この入力アドレス信号のど
れか一ビットでも変化した時に、これを検出し、クロッ
ク信号ＣＫを発生してクロックドＳＲＡＭＩに外部クロ
ック信号として供給する。
は並列にアドレス信号変化検出回路２に供給され、これ
を通してクロックドＳＲＡＭ１に供給される。またアド
レス信号変化検出回路２は、この入力アドレス信号のど
れか一ビットでも変化した時に、これを検出し、クロッ
ク信号ＣＫを発生してクロックドＳＲＡＭＩに外部クロ
ック信号として供給する。
第２図（Ａ）、（Ｂ）はアドレス信号変化検出回路の各
要部の一実施例の回路図を示す。同図（Ａ）は１ビツト
のアドレス信号変化検出回路部を示し、この回路部は全
部でｎ個ある。また同図（Ｂ）はクロック信号発生回路
部を示す。第２図（Ａ）において、第１ビツトのアドレ
ス信号ＡＤＲ１はインバータ４を介してＮＡＮＤ回路５
に供給される一方、ＮＡＮＤ回路６に直接供給される。
要部の一実施例の回路図を示す。同図（Ａ）は１ビツト
のアドレス信号変化検出回路部を示し、この回路部は全
部でｎ個ある。また同図（Ｂ）はクロック信号発生回路
部を示す。第２図（Ａ）において、第１ビツトのアドレ
ス信号ＡＤＲ１はインバータ４を介してＮＡＮＤ回路５
に供給される一方、ＮＡＮＤ回路６に直接供給される。
２人力ＮＡＮＤ回路５及び６は夫々の出力端子が他方の
ＮＡＮＤ回路の一方の入力端子に接続された構成のラッ
チ回路を構成しており、かつ、ＮＡＮＤ回路５及び６は
夫々立上りが速く、立下つりが遅い特性に選定されであ
る。ＮＡＮＤ回路５及び６の両出力端子はまた２人力Ｎ
ＡＮＤ回路７の入力端子に接続されている。
ＮＡＮＤ回路の一方の入力端子に接続された構成のラッ
チ回路を構成しており、かつ、ＮＡＮＤ回路５及び６は
夫々立上りが速く、立下つりが遅い特性に選定されであ
る。ＮＡＮＤ回路５及び６の両出力端子はまた２人力Ｎ
ＡＮＤ回路７の入力端子に接続されている。
ここで、アドレス信号ＡＤＲ１が例えばハイレベル（“
１”）であるものとすると、ＮＡＮＤｌ路５の出力信号
がハイレベル（”１ ” ） 、ＮＡＮＤ回路６の出力
信号がローレベル（“Ｏ°′）となっているため、ＮＡ
ＮＤ回路７の出力信号はハイレベル（“１”）となって
いる。
１”）であるものとすると、ＮＡＮＤｌ路５の出力信号
がハイレベル（”１ ” ） 、ＮＡＮＤ回路６の出力
信号がローレベル（“Ｏ°′）となっているため、ＮＡ
ＮＤ回路７の出力信号はハイレベル（“１”）となって
いる。
この状態において、アドレス信号ＡＤＲ１がＯＮに変化
したものとすると、ＮＡＮＤ回路５の出力信号がハイレ
ベルからローレベルに立下がり、かつ、ＮＡＮＤ回路６
の出力信号がローレベルからハイレベルに立上がる。こ
のとき、前記したようにＮＡＮＤ回路５及び６は夫々立
上がりが速く、立下がりが遅い特性に選定されであるの
で、アドレス信号ＡＤＲ１が“０”に変化した時点から
成る短期間はＮＡＮＤ回路５及び６の両川力信号が共に
ハイレベルとなっており、この期間のみＮＡＮＤ回路７
の出力検出信号ＡＰ１はＯ−レベルとなる。
したものとすると、ＮＡＮＤ回路５の出力信号がハイレ
ベルからローレベルに立下がり、かつ、ＮＡＮＤ回路６
の出力信号がローレベルからハイレベルに立上がる。こ
のとき、前記したようにＮＡＮＤ回路５及び６は夫々立
上がりが速く、立下がりが遅い特性に選定されであるの
で、アドレス信号ＡＤＲ１が“０”に変化した時点から
成る短期間はＮＡＮＤ回路５及び６の両川力信号が共に
ハイレベルとなっており、この期間のみＮＡＮＤ回路７
の出力検出信号ＡＰ１はＯ−レベルとなる。
アドレス信号ＡＤＲ１が“０″から°“１″に変化した
場合も、上記と同様にして、短期間ローレベルであるア
ドレス信号変化検出信号ＡＰＩが取り出される。
場合も、上記と同様にして、短期間ローレベルであるア
ドレス信号変化検出信号ＡＰＩが取り出される。
このアドレス信号変化検出信号ＡＰ１は、同様にして第
２ビツトから第ｎビットのアドレス信号の変化を検出し
て得たアドレス信号変化検出信号ＡＰ２〜ＡＰｎ及びＯ
Ｒ回路１１の出力信号と共に、第２図（Ｂ）に示すＮＡ
ＮＤ回路１ｏに夫々供給される。
２ビツトから第ｎビットのアドレス信号の変化を検出し
て得たアドレス信号変化検出信号ＡＰ２〜ＡＰｎ及びＯ
Ｒ回路１１の出力信号と共に、第２図（Ｂ）に示すＮＡ
ＮＤ回路１ｏに夫々供給される。
ｎビットのアドレス信号がすべて変化していないときは
、アドレス信号変化検出信号ＡＰ１〜ＡＰｎがすべてハ
イレベルであり、ＯＲ回路１１の出力信号もハイレベル
であるので、ＮＡＮＤ回路１０の出力信号はローレベル
となる。
、アドレス信号変化検出信号ＡＰ１〜ＡＰｎがすべてハ
イレベルであり、ＯＲ回路１１の出力信号もハイレベル
であるので、ＮＡＮＤ回路１０の出力信号はローレベル
となる。
ここで、ｎビットのアドレス信号のどれか１ビツトでも
変化すると、そのビットに対応したアドレス信号変化検
出信号が短期間ローレベルとなるので、ＮＡＮＤ回路１
０の出力信号は短期間ハイレベルとなる。このＮＡＮＤ
回路１０の出力信号はインバータ１２及びコンデンサ１
３よりなる回路により遅延され、更にインバータ１４に
より極性反転されたＩＯＲ回路１１を通してＮＡＮＤ回
路１０に供給される。
変化すると、そのビットに対応したアドレス信号変化検
出信号が短期間ローレベルとなるので、ＮＡＮＤ回路１
０の出力信号は短期間ハイレベルとなる。このＮＡＮＤ
回路１０の出力信号はインバータ１２及びコンデンサ１
３よりなる回路により遅延され、更にインバータ１４に
より極性反転されたＩＯＲ回路１１を通してＮＡＮＤ回
路１０に供給される。
また、ＮＡＮＤ回路１０の出力信号はインバータ１５を
通してＯＲ回路１１に供給される一方、バッファ用イン
バータ１６を通してクロック信号ＧＫとして出力される
。ここで、アドレス信号が変化すると、前記したように
ＮＡＮＤ回路１０の出力信号が一定期間ハイレベルにな
るので、インバータ１６からは一定期間ハイレベルのク
ロック信号ＧＫが取り出される。このクロック信号ＣＫ
のハイレベル期間は、インバータ１２及びコンデンサ１
３よりなる回路部の遅延時間によって調整できる。
通してＯＲ回路１１に供給される一方、バッファ用イン
バータ１６を通してクロック信号ＧＫとして出力される
。ここで、アドレス信号が変化すると、前記したように
ＮＡＮＤ回路１０の出力信号が一定期間ハイレベルにな
るので、インバータ１６からは一定期間ハイレベルのク
ロック信号ＧＫが取り出される。このクロック信号ＣＫ
のハイレベル期間は、インバータ１２及びコンデンサ１
３よりなる回路部の遅延時間によって調整できる。
これにより、第１図に示すメモリ装置はクロックドＳＲ
ＡＭＩを使用しているにも拘らず、アドレス信号からク
ロック信号ＧＫを生成しているので、外部クロック信号
は不要であり、フルＳＲＡＭとして動作することができ
る。
ＡＭＩを使用しているにも拘らず、アドレス信号からク
ロック信号ＧＫを生成しているので、外部クロック信号
は不要であり、フルＳＲＡＭとして動作することができ
る。
一方、クロックドＳＲＡＭとして使用したい場合は、第
３図に示す如く、アドレス信号変化検出回路２を除去し
、アドレス信号をクロックドＳＲＡＭ１のアドレス端子
に直接供給すると共に、クロックドＳＲＡＭ１のクロッ
ク端子に外部クロック信号を直接供給すればよい。すな
わち、従来のクロックドＳＲＡＭと同様の使用方法でよ
い。
３図に示す如く、アドレス信号変化検出回路２を除去し
、アドレス信号をクロックドＳＲＡＭ１のアドレス端子
に直接供給すると共に、クロックドＳＲＡＭ１のクロッ
ク端子に外部クロック信号を直接供給すればよい。すな
わち、従来のクロックドＳＲＡＭと同様の使用方法でよ
い。
従って、りロックドＳＲＡＭ１を開発するだけで、アド
レス信号変化検出回路２の有無により、フルＳＲＡＭと
してもクロックドＳＲＡＭとしても機能するＳＲＡＭを
実現できることになる。
レス信号変化検出回路２の有無により、フルＳＲＡＭと
してもクロックドＳＲＡＭとしても機能するＳＲＡＭを
実現できることになる。
上述の如く、本発明によれば、クロックドＳＲＡＭをフ
ルＳＲＡＭとして動作することができ、よってりロック
ドＳＲＡＭを開発するだけでりロックドＳＲＡＭとフル
ＳＲＡＭの両方を開発したのと等価となり、ユーザーが
クロックドＳＲＡＭ及びフルＳＲＡＭのどちらを選択し
ても、面積の小さなりロックドＳＲＡＭを用意すると共
に、アドレス信号変化検出回路を接続するか否かの選択
を行なうだけで良く、経済的である等の特長を有するも
のである。
ルＳＲＡＭとして動作することができ、よってりロック
ドＳＲＡＭを開発するだけでりロックドＳＲＡＭとフル
ＳＲＡＭの両方を開発したのと等価となり、ユーザーが
クロックドＳＲＡＭ及びフルＳＲＡＭのどちらを選択し
ても、面積の小さなりロックドＳＲＡＭを用意すると共
に、アドレス信号変化検出回路を接続するか否かの選択
を行なうだけで良く、経済的である等の特長を有するも
のである。
第１図は本発明の一実施例のブロック図、第２図は本発
明に使用されるアドレス信号変化検出回路の各要部の一
実施例を示す回路図、第３図はりロックドＳＲＡＭを示
すブロック図である。 図において、 １はりロックド・スタティックＲＡＭ （ＳＲＡＭ）、 ２はアドレス信号変化検出回路、 ５．６はラッチ回路用ＮＡＮＤ回路、 ７．１０はＮＡＮＤ回路、 １１はＯＲ回路である。 ２・−八 代理人 弁理士 井 桁 貞 （二：（・、・′、ユ バご 市４宇川り一褥励１の７℃・？２■ 第１図 Ｃに ２Ｏ−ｙ７ Ｐ’ ＳＲＡＭ Ｌ：六寸〕’Ｏ−，７困
第３図
明に使用されるアドレス信号変化検出回路の各要部の一
実施例を示す回路図、第３図はりロックドＳＲＡＭを示
すブロック図である。 図において、 １はりロックド・スタティックＲＡＭ （ＳＲＡＭ）、 ２はアドレス信号変化検出回路、 ５．６はラッチ回路用ＮＡＮＤ回路、 ７．１０はＮＡＮＤ回路、 １１はＯＲ回路である。 ２・−八 代理人 弁理士 井 桁 貞 （二：（・、・′、ユ バご 市４宇川り一褥励１の７℃・？２■ 第１図 Ｃに ２Ｏ−ｙ７ Ｐ’ ＳＲＡＭ Ｌ：六寸〕’Ｏ−，７困
第３図
Claims (1)
- 【特許請求の範囲】 外部クロック信号に同期して動作するクロックド・ス
タティックＲＡＭ（１）と、 アドレス信号の変化を検出してクロック信号を発生し、
該クロック信号を前記外部クロック信号として該クロッ
クド・スタティックＲＡＭ（１）に供給すると共に、該
アドレス信号を該クロツクド・スタティックＲＡＭ（１
）にそのまま供給するアドレス信号変化検出回路（２）
とよりなることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180492A JPS6337889A (ja) | 1986-07-31 | 1986-07-31 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180492A JPS6337889A (ja) | 1986-07-31 | 1986-07-31 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337889A true JPS6337889A (ja) | 1988-02-18 |
Family
ID=16084182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180492A Pending JPS6337889A (ja) | 1986-07-31 | 1986-07-31 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7430009B2 (en) | 2003-11-14 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Image pickup device including an infrared-ray cut filter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138128A (en) * | 1979-04-17 | 1980-10-28 | Nec Corp | Memory circuit |
| JPS57179979A (en) * | 1981-04-24 | 1982-11-05 | Oki Electric Ind Co Ltd | Clock signal generating circuit |
-
1986
- 1986-07-31 JP JP61180492A patent/JPS6337889A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138128A (en) * | 1979-04-17 | 1980-10-28 | Nec Corp | Memory circuit |
| JPS57179979A (en) * | 1981-04-24 | 1982-11-05 | Oki Electric Ind Co Ltd | Clock signal generating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7430009B2 (en) | 2003-11-14 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Image pickup device including an infrared-ray cut filter |
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